TECHNIKA MIKROPROCESOROWA (1), Edukacja, studia, Semestr IV, Technika Mikroprocesorowa


TECHNIKA MIKROPROCESOROWA

CZĘŚĆ OGÓLNA:

1. Hierarchia pamięci w typowym komputerze.

Podstawowe rejestry:

2. Omów ogólny cykl rozkazowy. Co to jest i w którym miejscu występuje przerwanie oraz na czym polega jego obsługa?

Cykl rozkazowy - opis w jaki sposób wykonuje się rozkaz; obejmuje wszystkie kolejne cykle podstawowe, potrzebne do pobrania i wykonania określonego rozkazu. Cykl rozkazowy ma 3 fazy:

Przerwanie - jest to sygnał, który może pojawić się w dowolnym momencie czasu. Z punktu widzenia komputera to sygnały pochodzące z otoczenia, które mówią, że coś się stało. Np. sygnał od sterownika czasowego, użytkownik nacisnął klawisz na klawiaturze, wysłano bajt informacji, odebrano blok informacji. Gdy przychodzi przerwanie, aby to przerwanie było obsłużone (czyli był wykonany specyficzny program, fragment związany z programem), to muszą być spełnione warunki:

Jeżeli te dwa warunki są spełnione to wykonują się operacje: przechowanie śladu (dla Intela to licznik rozkazu, a dla Motoroli to wszystkie rejestry bez wskaźnika stosu) w licznikach rozkazu, wykonanie skoku (skok polega na wpisaniu do licznika rozkazu nowej wartości, która jest związana z przerwaniem i nosi nazwę wektora przerwań.

Wektor przerwań - jest to nowa zawartość licznika stanu, która wskazuje miejsce w pamięci, gdzie zacznie się program.

System przerwań pozwala na:

3. Adres efektywny, tryb adresowania rejestrowy, pośredni, indeksowy

adres efektywny - adres który ostatecznie wskazuje lokalizację argumentu (danej) do przetworzenia adres efektywny = adres argumentu + modyfikatory + ..+ modyfikatory

adresowanie rejestrowe pośrednie - rozkaz zawiera adres rejestru, w którym jest przechowywany adres operandu (operand to działanie wykonywane na co najmniej dwóch wektorach) w pamięci tzn. wykonujemy operację nie na rejestrze tylko na tym co w nim tkwi w środku, adres efektywny = zawartość rejestru, która wskazuje nam gdzie jest argument rozkazu, adres wskazuje miejsce w pamięci gdzie jest argument adr=(adres 1 2n+adres2)

adresowanie indeksowe - jest sumą informacji adresowej zawartej w rozkazie (czyli przesunięcia) oraz stanu licznika rozkazów. Rolę licznika rozkazów spełnia rejestr indeksowy (rejestr o długości pozwalającej na zaadresowanie dowolnej komórki pamięci; zawartość rejestrów może być bardzo szybko dodana do przesunięcia)

4. Adresowanie pośrednie indeksowane i indeksowane pośrednie

Adresowanie pośrednie indeksowane - Adres = (Adres pośredni) + (I) - adres argumentu to suma adresu bazowego wskazanego przez adres posredni w rozkazie i zawartości rejestru indeksowego I

Adresowanie indeksowane pośrednie - Adres = (Adres pośredni + I) - adres argumentu jest wskazany przez sumę zawartości rejestru indeksowego I i adresu pośredniego w kodzie rozkazu

5. Co to jest przetwarzanie i jakie znasz typy przetwarzania?

Przetwarzanie oznacza, że obok programu musi być użytkownik, instytucja czyli urządzenie na którym to przetwarzanie się wykonuje.

6. Model przetwarzania i architektura

Obok samego przetwarzania musi istnieć coś co zarządza przetwarzaniem.

Architektura - sposób skonfigurowania całego systemu w szczególności oprogramowania

7. Przetwarzanie współbieżne

Polega na tym, że procesy ubiegają się , rywalizują o zasoby systemu komputerowego. Zasobami oprócz pamięci operacyjnej jest procesor, wtedy gdy jest to system jednoprocesorowy. Wszystkie systemy są systemami współbieżnymi z różnie realizowaną współbieżnością (UNIX LINUX). Jeżeli każde zadanie ma być realizowane w komputerze będziemy pakować do pamięci operacyjnej w sposób ciągły. To zadanie może się wykonywać w dowolnym momencie czasu, kiedy się zakończy definitywnie nie jest już potrzebne w pamięci i trzeba je usunąć, czyli przekazanie obszaru pamięci które zajmowało to zadanie do wolnych bloków, nie oznacza to wymazania zawartości bloku, tylko logiczne wskazanie że to miejsce stanie się blokiem w związku z tym, gdy w kolejce czeka następne zadanie do wykonania, to może się okazać że zadanie to wymaga większego obszaru pamięci niż to zadanie które tam było.

8. Mechanizm stronicowania sprzętowego

Mechanizm stronicowania jest jednym ze sposobów eliminacji fragmentacji pamięci operacyjnej. Jest połączony z tzw. pamięcią wirtualną. Polega na tym, że dzielimy pamięć operacyjną na stałej wielkości bloki zwane ramkami. Te ramki odpowiadają blokom programu, które nazywają się stronami. Wielkość adresowania: adres faktyczny który jest adresem w programie dzielimy na dwie części. Mamy określoną długość rejestru stron i pozostałą część, która jest adresem związanym z przesunięciem. Przesunięcie pozostaje niezmienne. Program jest tak złożony, że kolejne strony występują bezpośrednio po sobie. Natomiast program fizycznie w pamięci operacyjnej jest lokowany w różnych ramkach umieszczonych dowolnie. Po to aby znaleźć w którym miejscu pamięci faktycznie znajduje się dana trzeba dokonać konwersji. Dokonuje się konwersji lewej, bardziej znaczącej części adresu argumentu na fizyczny adres ramki. Wszystko to zapewnia nam sprzęt. Jest to sprzętowy mechanizm stronicowania.

9. Mechanizm segmentacji

Mechanizm segmentacji jest jednym ze sposobów eliminacji fragmentacji pamięci operacyjnej. Dynamicznie wskazujemy początek obszaru wolnego w który coś „pakujemy” i dzielimy kod programu na segmenty: dane w innym segmencie, ewentualnie stos w innym segmencie. Dopasowujemy wielkość segmentów do wolnej przestrzeni pamięci operacyjnej która aktualnie jest dostępna. Mechanizm segmentacji można połączyć z mechanizmem stronicowania (mogą występować zamiennie).

Inaczej:

Dla każdego kawałka programu deklarujemy segment kodu, baza tego segmentu (adres bazowy), segment danych, segment stosu. Od wartości adresu bazowego zaczynają się obszary których dotyczy nazwa tego segmentu. W kodzie rozkazu zawarte są przesunięcie względem początku segmentu. Przykład: Dla procesora 8086 16bitowego utworzyć adres 20 bitowy. Jak? Przesuwa się zawartość rejestru segmentowego 4 pozycje w lewo i wykonuje sumę tek przesuniętego segmentu i początku segmentu w chwili przesunięcia. Przesunięcie o lewo o 4 pozycje odpowiada mnożeniu przez 16. tak obliczony adres 20 bitowy dla procesora 8086 16bitowego pozwala zaadresować bezpośrednio 1MB pamięci.

10. Szeregowa transmisja synchroniczna i asynchroniczna.

W przypadku transmisji szeregowej asynchronicznej odstępy czasu pomiędzy kolejno przesyłanymi wektorami informacji są przypadkowe. W takim wypadku konieczna jest synchronizacja odbiornika z nadajnikiem dla każdego wektora informacji oddzielnie. Przy transmisji szeregowej synchronicznej kolejne wektory informacji przesyłane są bezpośrednio po sobie. Ciąg kolejno przesyłanych wektorów jest dzielony na bloki o długości od kilku do kilkudziesięciu wektorów. Kolejne wektory są zazwyczaj gromadzone w rejestrze buforowym nadajnika do chwili skonsumowania bloku, który jest następnie wyprowadzany z określona prędkością. Nadajnik i odbiornik synchroniczne mają 1 lub 2 rejestry, do których można wprowadzać wektory synchronizujące.

INTEL:

11. Podaj ogólną organizację procesora I8080

Szyny:

Rejestry:

Ponadto w skład mikroprocesora wchodzi jednostka ALU (obliczenia arytmetyczne/logiczne), układ sterowania i różne rejestry pomocnicze niewidoczne dla programisty.

Elementy współpracujące z jednostką centralną:

12. Jak jest realizowane adresowanie pośrednie w procesorze I8080

Adresowanie rejestrowe, pośrednie, dla którego rozkaz podaje adres pary rejestrów zawierających adres operandu w pamięci, przy czym bardziej znaczące bity adresu są w pierwszym rejestrze pary, a mnie znaczące w drugim.

13. Wyjaśnij rolę sygnału READY oraz WAIT w mikroprocesorze 8080.

Rozpatrzmy ciąg stanów przypadający na fazę pobierania rozkazu, w przypadku gdy mikroprocesor 8080 współpracuje z powolniejszą od niego pamięcią. Jeżeli pamięć nie udostępniła jeszcze adresowanego bajtu, to sygnalizuje to mikroprocesorowi za pomocą sygnału sterującego READY = 0. Jeżeli w danym stanie przy Q2 (drugi sygnał z dwufazowego generatora cyklu podstawowego) jest READY = 0 to mikroprocesor przechodzi w stan oczekiwania, co sygnalizuje sygnałem sterującym WAIT = 1. Podczas stanu oczekiwania mikroprocesor nie wykonuje przez szereg cykli podstawowych żadnych mikrooperacji, testując jednocześnie każdorazowo dla Q2 = 1 stan linii READY i utrzymując wartości wszystkich sygnałów wyjściowych. Po wyprowadzeniu rozkazu na magistrale danych, pamięć ustawia sygnał READY = 1. Stan oczekiwania kończy się jednakże dopiero z impulsem Q1 = 1, następującym po impulsie Q2 = 1, przy którym było już READY = 1. Do stanu oczekiwania mikroprocesor przechodzi też wtedy, gdy wymiana danych z rejestrami powolnych układów we- wy nie może być dokonana po zakończeniu stanu.

14. Wyjaśnij rolę sygnału HOLD oraz HLDA w mikroprocesorze 8080.

Stan zawieszenia HOLD umożliwia realizację operacji we- wy z pośrednim sterowaniem przez mikroprocesor. Generowany jest przez sterownik DMA (odpowiada za wykorzystanie magistrali danych i magistrali adresów do wymiany danych i adresów bezpośrednio między pamięcią a układami we- wy bez udziału procesora). Przy stanie HOLD = 1 wygenerowanym przez DMA wywoływane jest odcięcie magistrali od mikroprocesora (może on dalej wykonywać te operacje, które nie wymagają wykorzystania magistrali). Jeśli HOLD = 1, to narastające zbocze sygnału Q1 ustawia HLDA = 1, które zawiesza działanie magistrali i powoduje odłączenie jej od mikroprocesora. Ze stanu zawieszenia wychodzi się w drodze odwrotnej, czyli pojawiający się sygnał HOLD = 0 sprawa, że przy najbliższym zboczu narastającym Q2 nastąpi HOLD = 0, a przy narastającym zboczu Q1 nastąpi HLDA = 0, czyli ponowne przyłączenie magistrali do mikroprocesora.

15. Sterownik systemu 8228 współpracujący z mikroprocesorem. 8080

Zasadniczym przeznaczeniem sterownika 8228 jest buforowanie magistrali danych I8080 i generowanie sygnałów sterujących dla pamięci i układów we- wy. Konieczność stosowania wzmacniacza buforowanego wynika z ograniczonej obciążalności prądowej końcówek DATA mikroprocesora 8080 (nie przekraczającej 1,9 mA, a układu 8228 10 mA). Za pomocą sygnału wejściowego BUSEN (Bus enable) można poza tym, poprzez układ bramek doprowadzić wzmacniacze buforowe do stanu wysokooporowego wyjścia, „zawieszając” tym magistrale danych. 8228 jest po części pośrednikiem między pamięciami i układami I/O. Poprzez sygnał DBIN lub WR mikroprocesor 8080 może wymusić w 8228 generację sygnałów odpowiednio do czytania (MEM R, I/O R, INTA) lub pisania (MEM W, I/O W)

16. Objaśnij znaczenie bitów rejestru wskaźników mikroprocesora I8080

17. Podstawowe rejestry i tryby pracy w 8253

Element to trzy 16- bit. liczniki (rejestry) odejmujące, każdy z nich można nastawić indywidualnie do liczenia w kodzie binarnym prostym lub kodzie BCD (zliczaniu podlegają opadające zbocza zegara licznika; max. częstotliwość zegarowa < 2 MHz; zliczanie odbywa się przy GATE = 1; wyzerowanie OUT = 0). Format słowa sterującego i mody = RYSUNEK.

18. Wyjaśnić pracę portu A pracującego jako wyjście w trybie 1 układu 8255.

Tryb numer 1 układu 8255 służy do realizacji operacji we/wy z przerwaniem przy jednym kierunku przesyłania danych. Potrzebne do tego celu sygnały zadania przerwania, statusu oraz strobu są wyprowadzane z wykorzystaniem linii bramy C. Port A (podobnie jak B) składa się z bramy 8-bit do przesyłania danych oraz pomocniczej bramy 5-bit do przesyłania sygnałów sterujących , ........... 8-bit jako wejścia lub wyjścia.

19. Jak działa układ 8214 w mikroprocesorze I8080?

8214 - układ kontroli przerwań priorytetowych zaprojektowany do współpracy z mikroprocesorem I8080;

Układ ma następujące linie we/wy:

Moduł 8214 zawiera:

20. Jak działa układ 8259 w systemie mikroprocesorowym 8080?

Układ 8259 służy do generacji żądania przerwań dla systemu mikroprocesorowego 8080. Przekazuje on do 8080 rozkaz skoku CALL do programu obsługi dla niezamaskowanego zgłoszenia przerwania o największym priorytecie. Współpraca przebiega następująco:

21. Transmisja asynchroniczna 8251

Dla nadajnika w przypadku transmisji asynchronicznej bity wyzwalane linią nadajnika są wysuwane przy pomocy zegara (opadającym zboczem) Istnieje możliwość takiego zaprogramowania, aby wysyłanie odbywało się nie z częstotliwością zegara, a było 16 razy wolniejsze albo 64 razy wolniejsze. Częstotliwość zegara odbiornika jest 16x większa od częstotliwości znaków odbieranych, robi się to aby zminimalizować ewentualne błędy podczas odbioru w transmisji asynchronicznej nadaje się znaki, potem jest przerwa to dopuszcza że zegar odbiornika i nadajnika nie muszą być jednakowe

22. Transmisja synchroniczna 8251

Transmisja ta zakłada, że jeśli zabraknie danych to „luki” wypełniane są znakami synchronizacji (służą do synchronizowania odbiornika). Przed odbiorem danych należy układ zsynchronizować.

- synchronizacja bitowa (nie przewiduje się, zakłada się że zegar odbiornika jest zgodny co do częstotliwości i fazy z zegarem nadajnika, powoduje to że zegar musi być dostarczony linią transmisyjną.

- synchronizacja bajtowa (ma na celu tak synchronizować odbiornik, aby wiedział że pierwszy bit odebrany jest rzeczywiście bitem pierwszym. Celem jest ustalenie który bit jest bitem pierwszym)

23. Procesor I8086 - rys str. 6

Szyny:

Adresy segmentowe:

Rejestry ogólnego przeznaczenia:

24. Obliczanie adresu efektywnego w 8086.

Obliczanie adresu efektywnego przy mechanizmie stronnicowania. Zawartość rejestru segmentowego jest przesuwana 4 pozycje w lewo i wykonywane jest sumowanie dwóch wartości 20-bitowego adresu i 6-bitowego adresu przesunięcia. Razem tworzy to 20-bitowy adres efektywny argumentu.

25. Rejestry wewnętrzne sterownika przerwań 8259.

Programowalny sterownik przerwań przeznaczony do prowadzenia arbitrażu między zgłoszeniami przerwań z ośmiu różnych źródeł, maskowania wybranych zgłoszeń przerwań, generacji żądania przerwań dla systemu I8080, przekazywania I8080 rozkazu skoku CALL do programu obsługi dla niezamaskowanego zgłoszenia przerwania o największym priorytecie.

Rejestry:

26. Jaką rolę pełnią słowa rozkazowe ICW1, ICW2 oraz kiedy używamy słowa ICW3 w programowaniu działania sterownika przerwań 8259.

Słowa ICW1 i ICW2 (ICW- Initialization Command Word) pozwalają określić adres wektora przerwania i jego organizację:

ICW1 (D7....D0)- podaje się na adres parzysty

Wartości (A5), A4, A3, A2, A1, A0 określa sam moduł 8259 w zależności od priorytetu

ICW2- podawany na adres nieparzysty; zawiera bardziej znaczący bajt adresu początku podprogramu obsługi przerwania

ICW3- określa strukturę układu kontroli przerwań. Dla układu MASTER D7...D0 - 1 wskazuje, że na wejście SI jest dołączony układ SLAVE; dla układu SLAVE - D2, D1, D0 wskazuje w postaci binarnej na numer wejścia IR, do którego jest podłączony ten moduł SLAVE

27. Proces obsługi przerwań wewnętrznych od zewnętrznych w I8086.

Przerwania wewnętrzne generowane są przez sam procesor (z wyjątkiem NMJ). Następuje skok do podprogramu, którego adres znajduje się we właściwym wektorze.

Przerwanie zewnętrzne jest zgłoszone wejściem INT, w momencie jego zgłoszenia są realizowane dwa cykle magistrali podczas których w miejsce pojawienia się strobu czytaj pamięć pojawia się sygnał INTA (aktywny sygnał ) Pojawia się jedno INTA w jednym cyklu magistrali a drugie INTA w drugim cyklu magistrali. Pierwsze INTA służy do poinformowania urządzenia wystawiającego przerwanie o tym, że przerwanie zostało przyjęte. Podczas drugiego INTA na magistrali danych procesor oczekuje na numer wektora przerwania. Urządzenie wystawiające musi podstawić na szynę danych numer jednego z wektorów powyżej 8 i poniżej 32.

MOTOROLA M68HC11

28. Organizacja M68HC11 oraz podstawowe tryby pracy.

mikrokontroler M68HC11 składa się z następujących podzespołów:

Rejestry podstawowe:

Tryby pracy (tym steruje poziom (stan) logiczny nóżek MODA i MODB odczytywany tuż przed narastającym zboczem sygnału na nóżce RESET, co gwarantuje brak opóxnienia czasowego momentu odczytu w stosunku do chwili rozpoczęcia pracy po czasie):

29. Funkcje podstawowych rejestrów M68HC11.

- rejestr konfiguracyjny (pozwala na relokację danych pamięci, układ z fabrycznymi nastawami w momencie włączania zasilania będzie obszar pamięci RAM będzie zajmował pierwsze 1/4 kb (od 0 do $0FF)

- rejestr INIT definiuje w którym miejscu pamięci ma znajdować się pamięć RAM, oraz w którym miejscu w pamięci ma znajdować się tablica rejestrów

- rejestr akumulatora (A i B) 8 bitowe (-licznik rozkazów(przechowuje adres następnego rozkazu do wykonania), wskaźnik stosu (wskazuje miejsce w pamięci RAM które jest wierzchołkiem stosu) rejestr warunków (jedna grupa powoduje jakikolwiek efekt arytmetyczny, druga służy do maskowania przerwań lub zablokowania operacji STOP)

30. Jakie funkcje pełni obszar górny pamięci (FFF0-FFFF).

Umieszczane są tam adresy początku programu po zaistnieniu resetu:

FFF0, FFF1 - przerwanie maskowalne typu real- time

FFF2, FFF3 - przerwanie maskowalne rezerwowe zewnętrzne

FFF4, FFF5 - przerwanie zewnętrzne niemaskowalne

FFF6, FFF7 - przerwanie niemaskowalne programowe

FFF8, FFF9 - przerwanie niemaskowalne, nielegalny rozkaz

FFFA, FFFB - COP WatchDog Timeout

FFFC, FFFD - Clock Monitor Fail

FFFE, FFFF - External RESET

31. RESET - cztery typy ponownej inicjalizacji.

Reset to żądanie ponownej inicjalizacji mikrokontrolera. Pojawienie się jakiegokolwiek resetu rezerwujenastępne 4 z 21 adresów. Podzespoły, rejestry i porty mikrokontrolera ustawiają się w stan początkowy. Dzieli się na 4 zasadnicze typy:

32. Działanie M68HC11 związane z obsługą przerwań.

  1. Przerwanie będzie obsłużone, jeśli nie jest aktualnie obsługiwane przerwanie o wyższym priorytecie lub M68HC11 nie znajduje się w stanie RESET, a ponadto bity I, X odpowiednio nie są ustawione w stan blokowania przerwań (na 1)

  2. W momencie rozpoczęcia obsługi przerwania następuje ustawienie bitu I (i bitu X, jeśli to przerwanie niemaskowalne) na 1, co oznacza blokadę tej grupy przerwań oraz zapamiętanie na stosie wszystkichrejestrów procesora (z wyjątkiem SP)

  3. Następnie na podstawie priorytetu przerwań (można go zmienić programowo dla przerwań niemaskowalnych) zostaje wyznaczony wektor przerwań i pobranie nowej wartości (adresu programu obsługi przerwania) z górnego obszarupamięci do licznika PC

  4. Program obsługi przerwania powinien być zakończony rozkazem RTI, który odtwarza ślad (rejestry procesora) ze stosu.

33. Opisz zachowanie się buforów nadajnika i odbiornika oraz rejestrów sterujących podczas realizacji transmisji asynchronicznej w M68HC11.

Nadajnik: Po wpisaniu danej do rejestru SCDR (rejestr równoległy danych nadawanych) sterowanie czeka, aż rejestr przesuwny opuści ostatni bit poprzedniego nadawanego znaku. Wówczas nastąpi przepisanie danej z rejestru SCDR do rejestru przesuwnego, ewentualnie przepisanie 9- ego bitu danej do rejestru SCCR1 (pierwszy rejestr sterujący) i uzupełnienie znaku bitem startu lub stopu. Tak sformatowany znak jest wysyłany w linię bit po bicie zgodnie z taktem zegara wyznaczającego prędkość transmisji

Odbiornik: Rejestr przesuwny gromadzi bity (próbkowane zegarem o 16- krotnie większej prędkości) odbieranego znaku i po skompletowaniu przepisuje bity danych do rejestru SCDR i ewentualnie wykorzystuje 9- ty bit do realizacji „budzenia” odbiornika

35. Do czego służy i jaka jest podstawowa budowa podzespołu transmisji synchronicznej M68HC11?

SPI

Format danych powinien spełniać warunki:

Wykorzystywane są 3 rejestry:

Działanie:

37. Opisz działanie przetwornika A/C w mikrokontrolerze M68HC11

Inicjacja modułu przetwornika:

W rejestrze konfiguracyjnym mikrokomputera OPTION znajduje się bit ADPU odpowiedzialny za pracę modułu przetwornika (włącza zasilanie dla tego modułu). Wyzerowanie tego bitu blokuje pracę przetwornika. Ustawienie tego bitu włącza moduł przetwornika. Przetwornik jest gotowy do pracy dopiero po około 100 μs od ustawienia bitu ADPU. Czas ten jest potrzebny na ustalenie się stanów napięć na elementach przetwornika.

Cykl przetwarzania:

Cykl przetwarzania jest inicjowany przez zapisanie bajtu do rejestru sterującego ADCTL, wartość bajtu określa tryb w jakim przetwarzanie zostanie zrealizowane. Pojedynczy cykl przetwarzania składa się z czterech konwersji. Po zakończeniu przetwarzania ustawiany jest bit CCF rejestru sterującego. Dane są dostępne w rejestrach wyników. W zależności od trybu pracy przetwarzanie może być automatycznie kontynuowane lub nie.

Tryby pracy:

Tryb jednokanałowy: W trybie jednokanałowym przetwarzany jest tylko jeden kanał, wybierany zawartością rejestru sterującego. Cztery wartości stanu kanału dla kolejnych chwil czasu są dostępne w rejestrach wyników. Jest możliwa automatyczna kontynuacja konwersji w zależności od ustawień w rejestrze sterującym. Dane z nowego cyklu przetwarzania pokrywają dane z poprzedniego cyklu.

Tryb wielokanałowy: W trybie wielokanałowym przetwarzane są cztery kanały, wybierane zawartością rejestru sterującego; pierwsza lub druga czwórka. Wartości stanów poszczególnych kanałów są dostępne w rejestrach wyników. Jest możliwa automatyczna kontynuacja konwersji w zależności od ustawień w rejestrze sterującym. Dane z nowego cyklu przetwarzania pokrywają dane z poprzedniego cyklu.

PROCESORY ŚIECIOWE:

38. Porównaj układ ASIC i NP (Net Proccessor)

ASIC

zalety: przydatne tylko w danym miejscu, dostosowany do potrzeb systemu, optymalizacja pod katem działania danej aplikacji

wady: kosztowna technologia, trudno modyfikowalny, słabo skalowany

NP:

zalety: uniwersalny, niskie koszty produkcji i uruchamiania, relatywnie krótki czas implementacji

wady: wysoka cena jednostkowa, wykorzystanie uzależnione od programisty, stosunkowo nowa technologia

połączenie ASIC + NP: spore możliwości przetwarzania danych, wąski zakres zastosowań, trudna produkcja, łatwy w oprogramowaniu

39. Podaj sposoby konfiguracji NP w systemach telekomunikacji

pojedynczy NP:

NP szeregowo:

NP równolegle:

Spens Corp.

4



Wyszukiwarka

Podobne podstrony:
pytania na smoki, Edukacja, studia, Semestr IV, Technika Mikroprocesorowa
LAST MINUTE mikroproce 150pytan zminimalizowane by wookie, Edukacja, studia, Semestr IV, Technika Mi
Technika mikroprocesorowa, Edukacja, studia, Semestr IV, Technika Mikroprocesorowa
Mikroprocki, Edukacja, studia, Semestr IV, Technika Mikroprocesorowa
liniowkaWKLEPANE PYTANIA, Edukacja, studia, Semestr IV, Układy Elektroniczne
Układy Elektroniczne zagadnienia, Edukacja, studia, Semestr IV, Układy Elektroniczne
ASK-koło pierwsze pytania z mojej grupy, Edukacja, studia, Semestr IV, Architektura Systemów Kompute
Optoelektronika kolo 1, Edukacja, studia, Semestr IV, Optoelektronika, Pytania na koła, zestaw 8
JavaScript- podstawy, Edukacja, studia, Semestr IV, Języki Programowania Wysokiego Poziomu, Java skr
ask4, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Wyklad
Cw8LPCPS, Edukacja, studia, Semestr IV, Podstawy i Algorytmy Przetwarzania Sygnałów, Ćwiczenia, Cwic
opracowane pytania na ASK@, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Oprac
Projekt 3, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Projekt, Projekt 3
ask1, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Wyklad
SzybkiStart, Edukacja, studia, Semestr IV, Języki Programowania Wysokiego Poziomu, Java skrypty, inn
cps tablica transformat, Edukacja, studia, Semestr IV, Podstawy i Algorytmy Przetwarzania Sygnałów
Teoria 2003, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Opracowania pytań
assembler 1, Edukacja, studia, Semestr IV, Architektura Systemów Komputerowych, Projekt, Projekt 1
Piapsy zagadnienia, Edukacja, studia, Semestr IV, Podstawy i Algorytmy Przetwarzania Sygnałów

więcej podobnych podstron