672581024

Technika cyfrowa - Laboratorium nr 7

Rys. 13. Utworzenie nowego źródła w postaci jednostki testowej

12. Po utworzeniu jednostki testowej w edytorze automatycznie powinien ukazać się kod VHDL jednostki testowej w postaci podobnej jak na wydruku 1.

ARCHITECTURE behavioral OF counter_l_counter_l_sch_tb IS

COMPONENT counter_l

PORT( XI    :    OUT

X2    :    OUT

CLK    :    IN

X3    :    OUT

END COMPONENT;

STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC) ;

SIGNAL XI SIGNAL X2 SIGNAL CLK SIGNAL X3

BEGIN

UUT:

counter_l XI => XI, X2 => X2, CLK => CLK X3 => X3

STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC;

PORT MAP(

*** Test Bench - User Defined Section ***

tb : PROCESS

BEGIN

WAIT; — will wait forever END PROCESS;

*** End Test Bench - User Defined Section ***

END;

Wydruk 1: Fragment kodu automatycznie utworzonej jednostki testowej

Strona 12 z 14