GRUDZIEŃ 2000

138

Technologie: pamięci RAM

Hardware

C

zęść użytkowników pecetów z pewno-
ścią pamięta stosowane powszechnie

w komputerach klasy 486 i Pentium dyna-
miczne asynchroniczne pamięci typu FPM-
-RAM (Fast Page Mode RAM) i EDO-RAM
(Extended Data Out RAM). Były one wystar-
czająco szybkie jak na potrzeby większości
ówczesnych zastosowań. Jednak wraz ze
wzrostem częstotliwości taktowania szyny
FSB do 66 MHz oraz masowym pojawieniem
się urządzeń wykorzystujących niezależne od
procesora mechanizmy dostępu do pamięci –
np. kart dźwiękowych pracujących w trybie
DMA (Direct Memory Access) czy graficz-
nych współpracyjących z magistralą AGP –
„poczciwe” RAM-y stały się zbyt wolne.
Wówczas opracowany został nowy typ ukła-
du – SDRAM (Synchronous Dynamic Ran-
dom Access Memory), czyli dynamiczna pa-
mięć synchroniczna o swobodnym dostępie.

Obecnie SDRAM-y są najczęściej wykorzy-

stywanym i produkowanym w największych
ilościach typem pamięci RAM. Kości te, znane
zapewne większości czytelników, montowane
są m.in. na kartach graficznych, dźwiękowych,
różnego rodzaju kontrolerach oraz w postaci
168-pinowych modułów DIMM (Double In-
-line Memory Module) jako pamięć operacyj-
na komputerów. SDRAM-y charakteryzują się
stosunkowo wysoką teoretyczną przepusto-
wością danych (tzw. pasmem przenoszenia) –

800 MB/s dla kości typu PC-100 (czyli działa-
jących z częstotliwością 100 MHz) i 1064 MB/s
dla PC-133. Odznaczają się też dużą prędko-
ścią pracy zawsze zsynchronizowaną (w przy-
padku chipsetów Intela) z zewnętrzną często-
tliwością magistrali systemowej.

Co w pamięciach piszczy

Zarówno pamięci FPM, EDO, jak i SDRAM
mają podobną budowę i zasadę działania.
Wszystkie one są tzw. układami z odświeża-
niem dynamicznym (DRAM – Dynamic Ran-
dom Access Memory). Oznacza to, że zawar-
tość komórek pamięci musi być co jakiś czas
odnawiana (ang. refresh) – patrz: CHIP 9/94,
s. 44. W praktyce proces ten polega na okre-
sowym odczytywaniu zawartości komórek
pamięci i ponownym zapisywaniu w nich tej
samej informacji. Właściwość ta wynika bez-
pośrednio z konstrukcji układów DRAM: ko-
mórki pamięci zbudowane są z pojedynczego
kondensatora, który, niestety, po pewnym
czasie ulega samoistniemu rozładowaniu,
i tranzystora sterującego pracą tego konden-
satora – patrz: rysunek „Budowa komórek
pamięci o swobodnym dostępie”.

W pamięciach DRAM bit informacji maga-

zynowany jest zawsze w postaci ładunku
elektrycznego zgromadzonego na kondensa-
torze. Niestety, owego ładunku nie da się
przechowywać przez dowolnie długi czas –

stąd konieczność odświeżania. Celowym pro-
cesem ładowania i rozładowywania konden-
satora steruje zaś podłączony do niego tranzy-
stor – normalnie znajduje się on w tzw. stanie
zaporowym, „przytrzymując” zgromadzony
na kondensatorze ładunek elektryczny.
W trakcie odczytu ów tranzystor przełączany
jest w stan przewodzenia (potrzebne jest do
tego jednoczesne doprowadzenie dwóch na-
pięć) i jeżeli na kondensatorze znajdował się
ładunek elektryczny, „spływa on” do detekto-
ra. Wykryty impuls prądowy jest interpreto-
wany jako jedynka, natomiast jego brak to lo-
giczne zero. Po dokonaniu odczytu musi na-
stąpić ponowne zapisanie informacji (została
ona skasowana przez rozładowanie konden-
satora). Aby zapamiętać powtórnie dane
w komórce, wystarczy przyłożyć do bramki
tranzystora napięcie (wpisanie logicznego ze-
ra) i ewentualnie przesłać dodatkowy impuls
prądowy (logiczna jedynka) w celu ponowne-
go naładowania kondensatora.

Od komórki do komórki

Ponieważ w pamięciach DRAM do odczytu
danych potrzebne są zawsze dwa sygnały, ła-
two więc poszczególne komórki połączyć
w tzw. macierz. Do „wydobycia” konkretnej
informacji z takiego układu nadal będą po-
trzebne zaledwie dwie linie adresowe – wiersz
(Row Line) i kolumna (Column Line).

Pamięć absolutna

Do niedawna pecety wyposażane były zaledwie w 4, 8 lub maksymalnie 16 MB pamięci opera-
cyjnej. Dzisiaj znacznie większym RAM-em dysponuje gros sprzedawanych kart graficznych
3D. Jednak tak naprawdę „pamięciowa rewolucja” nie dotyczy tylko pojemności instalowanej
pamięci, ale przede wszystkim jej architektury i szybkości dostępu do danych.

kasia szymczak

GRUDZIEŃ 2000

139

Hardware

Technologie: pamięci RAM

W praktyce poszczególne macierze pamięci
grupowane są bezpośrednio wewnątrz struk-
tury krzemowej w kilka tzw. bloków lub ban-
ków (zazwyczaj od jednego do trzech). Na-
stępnie 2, 3, 8 lub 9 układów scalonych łączy
się w moduły SIMM lub DIMM. Zabieg taki
ma na celu umożliwienie jednoczesnego
odczytania z banku pamięci znacznie większej
porcji danych, np. 8, 16, 32, 64 lub 128 bitów.

W „blokowych” strukturach pamięci sygna-

łem otwierającym cały wiersz do odczytu jest
tzw. RAS (Row Address Strobe). Zaraz po
nim podawany jest ciąg impulsów CAS
(Column Address Strobe) mających za zada-
nie pobrać informacje z kolejnych kolumn
(układów w module DIMM) otwartego już
wcześniej wiersza macierzy pamięci. Z poję-
ciem RAS i CAS związane są dwa istotne pa-
rametry użytkowe pamięci operacyjnej – tak
zwane opóźnienie „RAS to CAS” oraz
latencja CAS (ang. CAS Latency). Jak można
się domyślić, w obu przypadkach chodzi
o liczbę cykli zegara, które upływają od mo-
mentu podania sygnału na szynę adresową do
chwili otrzymania na wyjściu odpowiedzi.
Opóźnienie „RAS to CAS” to czas pomiędzy
oboma typami sygnału, potrzebny na włącze-
nie detektora ładunku gromadzonego na kon-
densatorze. CAS Latency określa zaś liczbę
taktów zegara od podania impulsu CAS do

otrzymania na detektorze zawartości komórki
pamięci. Obecnie dostępne na rynku moduły
pamięci (CAS-2, CAS-3) charakteryzują się
dwoma albo trzema „straconymi” cyklami ze-
garowymi. Nie są to oczywiście jedyne opóź-
nienia występujące przy odczycie danych
z RAM-u, jednak parametr CAS Latency ma
największy wpływ na wydajność podsystemu

pamięci komputera. Często zdarza się bo-
wiem, że dobre pamięci PC-100 CAS-2 są
szybsze od tanich modułów PC-133 działają-
cych w trybie CAS-3 przy 100-megahercowej
szynie FSB.

Synchronicznie znaczy szybciej

Pamięci typu FPM oraz EDO są pamięciami
asynchronicznymi, co oznacza, że nie są
taktowane zewnętrznym zegarem, a dane na
wyjściu ukazują się wyłącznie po ściśle okre-
ślonym czasie, wynikającym tylko z kon-
strukcji układu scalonego. Często może się
więc zdarzyć, że częstotliwość magistrali sys-
temowej jest niedopasowana do szybkości
pracy modułów pamięci. W konsekwencji
wpływa to na zmniejszenie wydajności kom-
putera, gdyż procesor musi dodatkowo po-
czekać na „zsynchronizowanie” przez chip-
set zegarów RAM-u i FSB, tak aby możliwe
było przesłanie informacji – patrz: rysunek
„Asynchroniczne przesyłanie danych”.

Zwiększenie przepustowości pamięci oczy-

wiście możliwe jest dzięki synchronicznemu
(czyli zgodnemu z częstotliwością pracy ma-
gistrali systemowej) dostarczaniu danych.
Tak właśnie działają SDRAM-y, które takto-
wane są zewnętrznym zegarem systemowym.
Układy te muszą charakteryzować się znacz-
nie krótszym czasem dostępu (np. minimum
10 ns dla częstotliwości 100 MHz) niż pamię-
ci asynchroniczne (zwykle 25, 60 lub 70 ns).
Obecnie najszybsze pamięci SDRAM, stoso-
wane głównie w kartach graficznych, zapew-
niają przesłanie sygnału RAS do wybranej ko-
mórki pamięci już po upływie zaledwie 5,5 ns.

Z górki na dwa zbocza

Rozwinięciem konstrukcji SDRAM-ów są
pamięci DDR SDRAM (Double Data Rate
SDRAM), w których wykorzystano znany
od dłuższego czasu pomysł przesyłania da-
nych na obydwu zboczach sygnału zegaro-
wego. Z takim sposobem transmisji mamy

Komórka pamięci statycznej – SRAM

Komórka pamięci dynamicznej – DRAM

Linia słowa (Row Line)

Linia słowa (Row Line)

Tranzystor

Kondensator

Linia bitów (Column Line)

Linia bitów (Column Line)

Linia bitów (Column Line)

T

5

5V

T

1

T

1-6 - tranzystory

T

2

T

3

T

4

T

6

Budowa komórek pamięci o swobodnym dostępie

RAM to skrótowiec powstały od angielskich słów „Random Access Memory”, czyli pamięć o swo-
bodnym dostępie. Oznacza to, że operacje na komórkach zawierających dane mogą być
wykonywane w dowolnej przypadkowej kolejności. Tej idei podporządkowana jest konstrukcja
dwóch rodzajów pamięci – dynamicznej DRAM (szczegóły jej budowy omówiono w tekście) i statycz-
nej SRAM. Na komórkę pamięci statycznej składa się sześć tranzystorów, które są połączone w taki
sposób, aby znajdowały się w jednej z dwóch stabilnych konfiguracji (zero lub jeden), oczywiście
pod warunkiem dostarczania napięcia zasilającego. Odczyt danych jest bardzo szybki (jeden cykl
zegarowy) i nie niszczy on zawartej w komórce informacji. Aby pobrać daną, należy przyłożyć napię-
cie do linii słowa, a następnie sprawdzić potencjał na linii bitu.

CAS (Column Address Strobe) – sygnał wy-
bierania kolumny w matrycy pamięci. Po nim
następuje proces odczytu/zapisu zawartości
komórki pamięci.

DIMM (Dual In-Line Memory Module) –
moduł pamięci SDRAM (zdarzały się też
układy EDO-RAM) wykonany w postaci
168-pinowej płytki. DIMM-y zasilane są na-
pięciem 3,3 V (w przeszłości również 5 V).

DRAM (Dynamic Random Access Memory)
– dynamiczna pamięć RAM, czyli taka, w któ-
rej co pewien czas trzeba odświeżać zawar-
te w niej informacje. Zbudowana jest ona
w postaci matrycy tranzystorów polowych
Dennarda, w których zgromadzony na bram-
ce ładunek elektryczny (podobnie jak w kon-
densatorze) stanowi o logicznej zawartości
danej komórki.

EDO-RAM (Extended Data Out) – typ pa-
mięci FPM-RAM, w którym dodatkowe przy-
spieszenie ich działania uzyskano dzięki bu-
forowaniu informacji na wyjściu danych. Bity
przechowywane są w buforze nawet w chwi-
li, gdy na wejściu adresowym pojawia się ad-
res nowej komórki pamięci.

FPM-RAM (Fast Page Mode RAM) – asyn-
chroniczna pamięć RAM, w której sygnały
sterowania matrycą (RAS i CAS) generowane
są niezależnie od częstotliwości magistrali
systemowej. Innymi słowy, informacja na wyj-
ściu ukazuje się po jakimś czasie, wynikają-
cym tylko i wyłącznie z konstrukcji układu.

W pamięciach FPM wykorzystano fakt przy-
śpieszenia dostępu do danych znajdujących
się na jednej otwartej już stronie pamięci.

RAM (Random Access Memory) – pamięć
o swobodnym dostępie, w której operacje na
poszczególnych komórkach mogą być wyko-
nywane w dowolnej przypadkowej kolejności.

RAS (Row Address Strobe) – sygnał wybie-
rania wiersza w matrycy pamięci. Często
określany jest jako otwarcie strony pamięci.

Refresh – cykliczne odświeżanie zawartości
pamięci DRAM.

SDRAM (Synchronous DRAM) – pamięć
dynamiczna wyposażona w interfejs syn-
chroniczny. Dzięki niemu wewnętrzne sygna-
ły taktujące generowane są na podstawie ze-
gara szyny systemowej.

SPD (Serial Presence Detect) – układ
EEPROM umieszczany na modułach SDRAM.
Jego zadaniem jest udostępnienie płycie
głównej informacji o parametrach pamięci.

SRAM (Static Random Access Memory) –
statyczna pamięć RAM, czyli taka, która nie
wymaga odświeżania. Oznacza to, że raz
zapisana informacja nie podlega skasowa-
niu przez cały czas dostarczania do pamięci
zasilania. SRAM zbudowany jest jako matry-
ca bistabilnych przełączników składających
się z sześciu tranzystorów każdy. Ze wzglę-
du na swoją dużą szybkość działania SRAM
wykorzystywana jest jako pamięć podręcz-
na L2 procesora.

Słownik

Q

140

GRUDZIEŃ 2000

140

Technologie: pamięci RAM

Hardware

do czynienia w wielu konstrukcjach. Sądzę,
że wystarczy wspomnieć o kilku najważniej-
szych: złączu AGP 2×/4×, interfejsie Ultra-
-ATA/33/66 czy magistrali systemowej
procesorów Athlon. Ponadto, jak można się
domyśleć, koszty produkcji DDR-ów kształ-
tują się na niewiele wyższym poziomie
(2–3%) w porównaniu z kosztami wytwa-
rzania tradycyjnych SDRAM-ów. Jest to nie-
wątpliwie jedna z największych zalet tego
nowego rodzaju pamięci.

Większość czytelników zapewne dobrze

wie o tym, że dzisiaj układy typu DDR sto-
sowane są głównie jako pamięć wideo
w kartach graficznych. Jednak ze względu
na bardzo dużą przepustowość wynoszącą
aż 2,1 GB/s – dla DDR-ów pracujących
z częstotliwością 133 megaherców (efek-
tywnie 266 MHz) – producenci kompute-
rów chcą, aby już w przyszłym roku nowe
kości zastąpiły tradycyjne SDRAM-y w roli
pamięci operacyjnej pecetów. Niestety, jak
zwykle przy tego typu zmianach ucierpią
użytkownicy – dotychczasowe DIMM-y ma-
ją bowiem 168 kontaktów, a nowe moduły
PC-200 i PC-266 będą wykonane jako 184-
-pinowe. Oznacza to, że obu typów pamięci
nie będzie można stosować zamiennie.

Co ciekawe, proces „przesiadki” na nowy

standard pamięci już się rozpoczął, gdyż
najnowsze płyty główne zbudowane na ba-
zie chipsetów VIA Apollo Pro 266 dla proce-
sorów Intel oraz VIA KT266 dla Athlonów
współpracują z DDR-ami. Na szczęście ob-
sługują one również dotychczasowe typy pa-
mięci, ale można przypuszczać, że płyty pro-
dukowane w przyszłym roku korzystać będą
wyłącznie z modułów DDR SDRAM.

Podwojenie częstotliwości pracy w pamię-

ciach DDR nie jest ich jedyną nową cechą.
Przede wszystkim usprawniono mechanizm
synchronizacji oraz buforowania danych, dzię-
ki czemu wymiana informacji jest wyjątkowo
wydajna. Na przykład czas opóźnienia od roz-
poczęcia procesu odczytu do chwili otrzyma-
nia pierwszych danych nie przekracza 20 ns,

podczas gdy w SDRAM-ach może wynosić na-

wet 80 ns dla pamięci typu PC-100 CAS-3
(52,5 ns dla PC-133 CAS-2). Konstruktorzy
DDR-ów chcą jeszcze bardziej poprawić ich
parametry techniczne i pracują już nad pamię-
ciami PC-300 (zegar 150 MHz, przepusto-
wość 2,4 GB/s) oraz PC-333 (167 MHz, 2,7
GB/s). Rozpoczęto też badania nad nowym
standardem DDR-II, gdzie przepustowość
układów ma zostać podniesiona do 6,4 GB/s
(800 MHz). W tych pamięciach, wykonywa-
nych w technologii 0,13 mikrona, inżyniero-
wie chcą tak usprawnić buforowanie danych,
aby informacje na wyjściu pojawiały się naj-
później po jednym takcie zegarowym. Pamięci
DDR-II powinny trafić do sprzedaży najwcze-
śniej pod koniec 2002 roku.

Wirtualne kanały

Innym ciekawym rozszerzeniem architektu-
ry SDRAM są pamięci Virtual Channel Me-
mory (VCM-SDRAM), opracowane przez
firmę NEC. W kościach typu VCM zastoso-
wano 16 dodatkowych niezależnych bufo-
rów (rejestrów) o pojemności 1 KB. Każdy
z nich to bardzo szybka pamięć o swobod-
nym dostępie, wykonana w technologii
SRAM (patrz: rysunek „Budowa komórek
pamięci o swobodnym dostępie”).

Wszystkie z przedstawionych buforów są re-

jestrami wejściowymi tzw. kanałów wirtual-
nych. Do nich odwołują się urządzenia upraw-
nione (Memory Master) do zapisu/odczytu
z pamięci operacyjnej. Mogą to być m.in. kon-
trolery AGP, PCI, pamięci cache L2 czy też
sam procesor. W normalnych pamięciach
w trakcie obsługi jednego urządzenia inne mu-
szą oczekiwać na zwolnienie magistrali pamię-
ci do momentu zakończenia odczytu/zapisu.
W przypadku VCM-ów każdy Memory Master
może korzystać jednocześnie z dowolnej licz-
by przydzielonych mu kanałów wirtualnych.

Takie rozwiązanie eliminuje przede wszystkim
przestoje spowodowane jednoczesnym korzy-
staniem z różnych obszarów pamięci przez kil-
ka urządzeń. Dodatkową zaletą modułów
VCM jest to, że wszystkie operacje zapisu i od-
czytu wykonywane są w szybkiej pamięci
SRAM, a następnie przepisywane na odpo-
wiedni obszar pamięci DRAM.

Moduły VCM-SDRAM pod względem ze-

wnętrznej budowy w niczym nie różnią się od
168-pinowych DIMM-ów. Ponieważ kontro-
lę nad przydzielaniem kanałów wirtualnych
oraz buforami SRAM sprawuje chipset płyty
głównej, nie w każdym komputerze da się za-
stosować zamiennie z SDRAM-ami moduły
VCM. Obecnie tego typu pamięci obsługują
kości VIA Apollo Pro 133/133A (procesory
Intel), VIA KT133 (procesory AMD Athlon
i Duron) oraz wprowadzane do produkcji
układy VIA KM133 i VIA PM133.

W porównaniu do tradycyjnych układów

SDRAM moduły VCM-SDRAM są przecięt-
nie o około 17% szybsze (patrz: bieżący nu-
mer CHIP-a, s. 89). Koszt ich zakupu jest
jednak większy o mniej więcej 30%. Czy
opłaca się zainwestować w to rozwiązanie?
Z pewnością tak, gdyż w profesjonalnych
zastosowaniach zwiększenie wydajności
komputera zaledwie o kilka procent przyno-
si znaczne skrócenie czasu potrzebnego na
wykonanie obliczeń. Co ciekawe, firma NEC
zamierza w niedługim czasie wdrożyć do
produkcji pamięci DDR VCM-SDRAM, któ-
re z pewnością jeszcze bardziej podniosą
wydajność pamięci operacyjnej komputera.

Drogie i powolne?

Pamięci RDRAM (Rambus Direct RAM),
opracowane przez kalifornijską firmę Ram-
bus, pojawiły się w sprzedaży już kilka lat te-
mu. Początkowo stosowano je w telekomuni-
kacji i profesjonalnych kartach graficznych,

10 ns

7,5 ns

Czas oczekiwania
na ponowne
pojawienie się
rosnącego zbocza
sygnału zegarowego

Asynchroniczne

przesyłanie danych

Przy zastosowaniu asynchronicznego przesyła-
nia danych – np. ustawieniu na płycie głównej
z chipsetem VIA Apollo Pro 133A taktowania
pamięci na 100 MHz, a częstotliwości FSB na
133 MHz – wystąpią co pewien czas „puste cy-
kle”, w których nie można będzie zsynchroni-
zować wymiany informacji pomiędzy RAM-em
a procesorem. Oczywiście takie niezsynchroni-
zowanie zegarów obniża wydajność całego
systemu, ale umożliwia wykorzystanie
starszych typów pamięci.

Kanał wirtualny

bank 0

bank 1

bank 2

bank 3

Memory

Master

Kanał wirtualny

Memory

Master

Kanał wirtualny

Memory

Master

Kanał wirtualny

Memory

Master

Architektura pamięci VCM-SDRAM

Architektura opracowanych przez NEC-a pamięci Virtual Channel Memory jest rozwinięciem
technologii stosowanej w klasycznych kościach SDRAM. W nowych RAM-ach wprowadzono złożony
system buforowania, eliminujący przestoje powstające w sytuacji jednoczesnego odwoływania się
do pamięci przez kilka urządzeń. Każde z nich korzysta z przydzielonych mu wirtualnych kanałów,
w których magazynuje się zapisywane i odczytywane dane.

źródło: NEC

gdyż cechowały się wyjątkową jak na owe
czasy przepustowością, nieosiągalną dla pro-
dukowanych wówczas pamięci DRAM
i SRAM. W 1996 trafiły też na rynek masowy
jako czteromegabajtowa pamięć operacyjna
konsoli do gier Nintendo 64.

Jednak naprawdę głośno o Rambusach zro-

biło się ponad dwa lata temu (patrz: CHIP
12/98, s. 138), gdy firma Intel uznała tę tech-
nologię za „jedynie słuszny RAM” przyszło-
ści. Z dzisiejszej perspektywy, sprawa „rewe-
lacyjnej” pamięci operacyjnej wygląda trochę
inaczej. Wydajność komputerów stosujących
ten rodzaj pamięci wzrasta o 1–2% (a niekie-
dy wręcz spada) w stosunku do pecetów
z tradycyjnymi modułami SDRAM PC-133
(patrz: CHIP 9/2000, s. 37).

Ponadto, moduły RIMM (Rambus In-Line

Memory Module) są wciąż dużo droższe
(nawet czterokrotnie) od DIMM--ów
SDRAM. Do tego dochodzą kłopoty kon-
strukcyjne związane z projektowaniem
układów elektronicznych współpracujących
z Rambusami. Dzieje się tak dlatego, że pod-
czas transmisji danych z dużymi częstotli-
wościami (400 MHz) występuje szereg nie-
korzystnych zjawisk fizycznych (m.in. tzw.
efekt linii długiej), zakłócających popraw-
ność przesyłania informacji. Jako przykład
wystarczy wspomnieć kłopoty intelowskiego
chipsetu i820 przy jednoczesnej współpracy
z trzema modułami RIMM, gdzie dochodzi-
ło do niestabilnej pracy komputera. Nie po-

trafiąc rozwiązać tego problemu, Intel zale-
cił producentom płyt głównych usunięcie
jednego z gniazd pamięci (sic!).

Nasuwa się w tym miejscu pytanie, dlacze-

go takie firmy jak m.in. Intel nadal wiążą
z pamięciami Rambus bardzo duże nadzieje
na przyszłość? Odpowiedzi na to pytanie po
części udzielić może analiza architektury
RDRAM-ów.

Szybkość i kłopoty tkwią
w architekturze

Podstawową różnicą w budowie pamięci Ram-
bus w stosunku do tradycyjnego SDRAM-u

jest zrezygnowanie z rozproszonego przecho-
wywania danych (w SDRAM--ach 8 bitów jest
zawsze odczytywanych z ośmiu układów – po
jednym z każdej kości – lub ośmiu stron pa-
mięci znajdujących się w kilku, zazwyczaj
w trzech, chipach) na rzecz całkowitej nieza-
leżności pojedynczego układu scalonego i ko-
munikacji pakietowej. Niestety, takie
rozwiązanie podraża koszty produkcji (stąd
wspomniana wcześniej różnica w cenie pamię-
ci), gdyż każda kość musi być wyposażona we
własne układy logiczne (Rambus Interface).

Pod względem konstrukcyjnym Rambusy

są też układami typu DRAM, jednak w

Hardware

Technologie: pamięci RAM

moduły RIMM

Rambus DRAM

interfejs RAMBUS

moduły RIMM

zegar

800MHz

ter

minator

y

kontroler

pamięci

Architektura systemu pamięci Rambus

Moduły RDRAM oraz kontroler pamięci komunikują się ze sobą za pomocą wewnętrznej magistrali –
tzw. kanałów transmisyjnych. Do jednego kanału może być podłączonych do 32 układów pamięci,
pogrupowanych w maksymalnie trzech modułach RIMM, a każdy z kanałów zakończony jest termi-
natorem. W rozbudowanych systemach dozwolone jest stosowanie kilku niezależnych kanałów do-
starczających równoległe dane do poszczególnych urządzeń. W obecnie produkowanych modułach
możliwe jest korzystanie z dwóch niezależnych kanałów Rambus.

Źródło: Rambus

Q

142

odróżnieniu od klasycznych rozwiązań ma-
trycę pamięci podzielono na osiem jednost-
kowych, niezależnych części. Każda jest od-
czytywana z pewnym przesunięciem czaso-
wym, wynikającym z zastosowanej często-
tliwości zegara. Odczyt danych jest więc
częściowo sekwencyjny, wzrasta za to szyb-
kość przesyłania danych. Przy nie zmienio-
nych parametrach czasowych samej matry-
cy pamięci DRAM transmisja danych zosta-
je zwiększona ośmiokrotnie! – patrz: rysu-
nek „Budowa układu RDRAM”. Przy stoso-
wanym obecnie 400-megahercowym zega-
rze (efektywnie jest to 800 MHz, gdyż po-
dobnie jak w DDR-ach informacje przesyła-
ne są na obu zboczach sygnału zegarowego)
i 16-bitowej szynie danych przepustowość
Rambusów wynosi 1,6 GB/s. Podwojenie
kanału Rambus umożliwia zwiększenie
transmisji danych do 3,2 GB/s. Rozwiąza-
nie takie zastosowano m.in. w intelowskim
chipsecie i840.

Poszczególne układy RDRAM komuniku-

ją się ze sobą oraz z zewnętrznym kontrole-
rem pamięci (Direct Rambus Controller)
umieszczonym w chipsecie płyty głównej za
pomocą wewnętrznej magistrali – tzw. kana-
łów. Przekazywane są nimi zarówno dane,
jak i informacje sterujące. Do ich przesy-
łania wykorzystano transmisję pakietową,
pozwalającą na zredukowanie liczby ze-
wnętrznych wyprowadzeń oraz łatwe skalo-
wanie pojemności i stosowanie różnej liczby
układów bez wprowadzania zmian w archi-
tekturze – patrz: rysunek „Architektura sys-
temu pamięci Rambus”.

Olbrzymia szybkość transmisji Rambusów

zostaje jednak okupiona przedłużonym cza-

sem dostępu do danych. Co więcej, nie moż-
na zacząć pobierać informacji od tych naj-
bardziej potrzebnych, gdyż adresy, z których
odczytujemy dane, muszą najpierw zostać
ułożone w pakiet. Dopiero po otrzymaniu
przez pamięć pełnego pakietu rozpoczyna
się szybki proces transmisji. Aby skrócić
czas dostępu, zastosowano 800-megaherco-
wą częstotliwość taktowania pamięci. Wiąże
się to z wprowadzeniem kolejnych kompli-
kacji technicznych: ograniczeniem szeroko-
ści szyny do 16 bitów, co z kolei wymusza
buforowanie danych, występowaniem tzw.
efektu linii długiej (ścieżki łączące układy
mogą liczyć ponad 30 cm, czyli mniej więcej
tyle, ile długość propagującej się wewnątrz
nich fali elektromagnetycznej) oraz z tym,
że sygnał zegarowy dociera do połączonych
„w szereg” układów w różnym czasie.

Pamięć XXI wieku

Najbliższa przyszłość zdominowana zosta-
nie z pewnością przez tanie i bardzo wydajne
pamięci DDR SDRAM. Zapewniają one du-
żą prędkość transmisji przy niewygórowanej
cenie. Oprócz tego już niedługo powinny po-
jawić się na rynku niewiele droższe modele
VC-DDR firmy NEC, które jeszcze bardziej
zwiększą szybkość działania komputerów.
Pamięci Rambus z pewnością nie znikną na-
gle z rynku, co więcej – mają szansę konku-
rować z modułami DDR, a nawet przewyż-
szyć je pod względem wydajności. Jednak

aby klienci zaakceptowali RDRAMY-y, ich
cena nie może być wyższa od pamięci DDR
SDRAM. Jeśli tak się nie stanie, Rambusy –
podobnie jak wiele ciekawych, lecz niestety
drogich rozwiązań konstrukcyjnych – „uto-
ną” w mrokach historii rozwoju elektroniki.

Marcin Bieńkowski

Technologie: pamięci RAM

Hardware

GRUDZIEŃ 2000

142

Główną przyczyną niewydolności podsyste-
mu pamięci operacyjnej jest szereg
opóźnień powstających na drodze proce-
sor–RAM–procesor. Jeżeli CPU potrzebuje
pewnych danych, najpierw informowany
jest o tym kontroler pamięci (chipset). Do-
tarcie tej informacji do chipsetu zajmuje
zwykle dwa takty zegarowe. Następnie
kontroler ustala, w których komórkach
przechowywana jest żądana informacja,
i wysyła sygnał RAS otwierający całą stronę
pamięci (jest to kolejny takt zegarowy). Da-
lej muszą zostać włączone wzmacniacze
operacyjne, które przeprowadzą detekcję
ładunku zgromadzonego na kondensatorze
w komórce pamięci. Trwa to w zależności
od konstrukcji DRAM-u od dwóch do trzech
cykli zegarowych (jest to tzw. opóźnienie
RAS to CAS Delay).

Później należy uaktywnić odpowiednie li-

nie bitów we wszystkich układach scalo-
nych stanowiących moduł DIMM (zazwy-
czaj jest ich osiem). Czas potrzebny na tę
operację do momentu otrzymania odpowie-
dzi na detektorze ładunku nosi nazwę CAS
Latency i wynosi od dwóch do trzech cykli
zegarowych. Przekazanie bitu ze wzmac-
niacza operacyjnego na wyjście modułu
DIMM to następny takt. Dodając do tego

czas potrzebny na dotarcie informacji (8 bi-
tów) z powrotem do procesora, otrzymamy
w najlepszym wypadku dziewięć taktów ze-
gara. Na szczęście na odczytanie następ-
nych trzech bajtów wystarczą trzy kolejne
cykle, gdyż trzeba jedynie przestawić linię
bitu na sąsiednią. Taki sposób pracy pamię-
ci RAM określany jest jako 9-1-1-1, ponie-
waż na odczytanie 32-bitowego słowa po-
trzeba 12 taktów zegara systemowego –
w BIOS-e płyty głównej ta informacja często
przedstawiana jest jako 2-1-1-1, gdyż tam
podawane są opóźnienia związane tylko
z cyklami CAS.

Należy się również liczyć z opóźnieniami

podczas zapisu do pamięci DRAM, gdyż
kondensator nie może być natychmiast po-
nownie naładowany (Precharge Time) i trze-
ba na to zwykle „zmarnować” od dwóch do
trzech cykli zegarowych. Producenci kości
pamięci czasy RAS to CAS Delay, CAS
Latency oraz Precharge Time podają w po-
staci ciągu trzech liczb, np. x222 lub x333.
Informacje o możliwościach pamięci, z któ-
rych zbudowany został DIMM, zawarte są
w tzw. układzie SPD, czyli niewielkiej kości
EEPROM, która ma za zadanie m.in. udo-
stępnić płycie główne komputera wszystkie
dane o czasach odświeżania kości RAM-u.

Opóźnienia – największy wróg wydajności

INFO

Grupy dyskusyjne

Uwagi i komentarze do artykułu:
news://news.vogel.pl/chip.artykuly
Pytania techniczne:
news://news.vogel.pl/chip.hardware

Internet

Strony producentów pamięci RAM
http://www.rambus.com/
http://www.hitachi.co.jp/
http://www.ic.nec.co.jp/
http://www.samsung.co.kr/
http://www.infineon.de/
http://www.ami2.com/
http://www.elpida-memory.com/
Organizacje standaryzujące
http://www.jedec.org/
Informacje techniczne o pamięciach
http://members.tripod.co.uk/A1_Electronics/

Motherboards7.html

http://www.aceshardware.com/Spades/read.php?

article_id=5000172

http://www.anandtech.com/
http://www.via.com.tw/contact/eventvtfagenda.htm

Na dołączonej do numeru płycie CD
w dziale Hardware|Pamięci RAM

znajduje się specyfikacja techniczna pamięci DDR
SDRAM oraz Rambus Direct RAM

12/2000

Interfejs RAMBUS

Interfejs RAMBUS

DRAM

DRAM

DRAM

DRAM

DRAM

DRAM

DRAM

DRAM

Szyna odczytu-zapisu

Cykl 6

Cykl 4

Cykl 2

Cykl 0

Cykl 7

Cykl 5

Cykl 3

Cykl 1

Budowa układu RDRAM

W pamięciach Rambus odczyt danych realizo-
wany jest częściowo sekwencyjnie, co wynika
z podzielenia matrycy DRAM na osiem jedna-
kowych części. W jednym takcie zegarowym
zostaje odczytana informacja tylko z pojedyn-
czego bloku pamięci dynamicznej. Kolejne
dane z następnego banku pobierane są przy
późniejszych cyklach zegarowych. Po odczy-
taniu wszystkich ośmiu bitów dane wysyłane
są „na zewnątrz” kości w postaci pojedyncze-
go pakietu.

Źródło: Rambus