Układy Cyfrowe- laboratorium

Opis środowiska ”de1_env1.bdf”

Opracował: dr inż. Krzysztof Mroczek, 2009

Projekt ”de1_env1.qpf” został opracowany w celu umożliwienia szybkiej weryfikacji działania
układów cyfrowych, realizowanych w ramach prac studenckich, na płytkach uruchomieniowych
Altera DE1 Develompment and Education Board (DE1) oraz Altera Cyclone II FPGA Starter
Board (DK-CYCII-2C20N), określanych w niniejszym tekście jako DE1-CII. Obydwie płytki
mogą być używane zamiennie. Głównym plikiem projektu jest schemat graficzny de1_env1.bdf.
Zawiera on moduły obsługujące zasoby płytki. Do projektu należy dołączyć moduł użytkownika i
połączyć go ze środowiskiem na schemacie graficznym.
Wykorzystanie środowiska umożliwia obserwację wartości sygnałów na ekranie VGA w formacie
znakowym oraz generację danych wejściowych za pomocą klawiatury PS2 bez konieczności
pisania własnego kodu.
Projekt zawiera przypisanie wyprowadzeń układu FPGA znajdującego się na płytce.
Przypisania wyprowadzeń zapisano w pliku tekstowym de1_env1.csv.

1

Spis treści

1 Zasoby płytki ...................................................................................................................................3

1.1 Struktura projektu de1_env1.....................................................................................................3

2 Opis środowiska...............................................................................................................................4

2.1 Sygnały zegarowe.....................................................................................................................4
2.2 Wejścia przycisków i przełączników........................................................................................4
2.3 Sterowanie wyświetlaczami 7-segmentowymi i diodami LED................................................4
2.4 Wprowadzanie danych za pomocą klawiatury PS/2.................................................................5
2.5 Wyświetlanie wartości sygnałów na ekranie monitora VGA...................................................8

3 Komponenty środowiska................................................................................................................14

3.1 Licznik uniwersalny ...............................................................................................................14
3.2 Pamięć RAM...........................................................................................................................14
3.3 Pamięć ROM...........................................................................................................................15

Dokumentacja.....................................................................................................................................16
DODATEK A......................................................................................................................................17
Sygnały podsystemu VGA i sterowania pamięcią SRAM.................................................................17
DODATEK B......................................................................................................................................18
Przypisania wyprowadzeń układu FPGA ..........................................................................................18

2

1 Zasoby płytki

- układ FPGA: Cyclone II EP2C20F484C7;
- 18,752 komórki logiczne, 52 bloki pamięci M4K (239616 bitów), 26 wbudowanych bloków DSP,
315 wyprowadzeń I/O, 4 układy PLL;
- 4 przyciski monostabilne KEY[3..0];
- 10 przełączników bistabilnych SW[9..0];
- 18 diod LED: LEDR[9..0] i LEDG[7..0];
- 4 segmenty wyświetlaczy 7-segmentowych LED;
- generatory sygnału zegarowego 50 MHz, 27 MHz i 24 MHz;
- wyjście do podłączenia monitora VGA: trzy 4-bitowe przetworniki C/A;
- wejście PS/2 do podłączenia klawiatury lub myszy;
- 512 KB pamięci SRAM;
- 8 MB pamięci SDRAM;
- 4 MB pamięci FLASH;
- gniazdo kart SD Flash;
- 24- bitowy kodek audio z wejściami mikrofonowym i liniowym oraz wyjściem liniowym;
- dwa gniazda rozszerzeń;
- port RS-232 i złącze 9 DSUB;
- wbudowany programator USB Blaster i zasilanie z USB;
- dodatkowe wejście zasilania +7,5 VDC;
- pamięć konfiguracyjna FLASH;
- konfiguracja przez interfejs JTAG lub z pamięci FLASH.

1.1

Struktura projektu de1_env1

Pogrubioną podkreśloną czcionką zaznaczono katalogi, w których należy umieścić źródła
użytkownika lub posiadające zawartość do modyfikacji przez użytkownika.

.\ de1_env1.bdf

- główny plik projektu w formacie BDF;

.\de1_env1.qpf

- plik projektu programu Quartus II;

.\de1_env1.qsf

- plik z ustawieniami projektu;

.\de1_env1.csv

- przypisanie wyprowadzeń układu FPGA w formacie tekstowym;

..\db

- katalog wykorzystywany przez program Quartus II;

..\incremental_db

- katalog wykorzystywany przez program Quartus II;

..\env

- katalog z modułami obsługującymi zasoby płytki;

..\ucyf

- katalog zawierający źródła komponentów środowiska;

..\user

- katalog roboczy użytkownika do umieszczenia źródeł testowanego modułu.

3

2 Opis środowiska

2.1 Sygnały zegarowe

Moduły środowiska są taktowane sygnałem zegarowym clk25 o częstotliwości 25 MHz.
Podzielnik sygnału zegara clk25 (Divider_DE1.tdf) umożliwia wykorzystanie sygnałów
o częstotliwościach 5MHz , 1MHz, 100 KHz, 25 KHz, 1KHz, 100 Hz, 10 Hz i 1 Hz.
Sygnałem, który powinien być wykorzystany jako sygnał zegarowy testowanego modułu, jest
clk_user. Wybór źródła tego sygnału odbywa się za pomocą multipleksera clk_mux.vhd poprzez
ustawienia wartości stałej sygnału bclk[1..0], zgodnie z tabelą 1.

bclk[1..0]

Źródło sygnału zegarowego

”00”

clk25 – zegar systemowy

”01”

clk100Hz – zegar 100 Hz

”10”

clk1Hz – zegar 1 Hz

”11”

SW_deb[0] – praca krokowa, sygnał z
przełącznika SW[0]

Tabela 1.

2.2 Wejścia przycisków i przełączników

Wskazane jest wykorzystanie sygnałów wyjściowych układów eliminacji drgań mechanicznych.
Sygnały opisano w tabeli 2.

Sygnał

Opis

SW[9..0]

Wejścia sygnałów z przycisków bistabilnych; '1' – logiczna gdy przycisk
jest w położeniu górnym.

KEY[3..0]

Wejścia sygnałów z przycisków monostabilnych; przycisk wciśnięty to
wartość '0'.
Sygnał KEY[0] jest wykorzystany do generacji sygnału zerowania
asynchronicznego

clrn

:

clrn

='0' po wciśnięciu przycisku.

SW_deb[9..0]

Przefiltrowane sygnały SW[9..0]; '1' – przełącznik w położeniu górnym.

SW_deb1clk[9..0]

Wartość '1' na jeden takt zegara clk_user po przełączeniu przycisku w
stan '1'.

KEY_deb[3..0]

Przefiltrowane sygnały KEY[3..0]; '1' – przycisk wciśnięty.

KEY_deb1clk[3..0]

Wartość '1' na jeden takt zegara clk_user po wciśnięciu przycisku.

clrn

Zerowanie asynchroniczne poziomem '0' po wciśnięciu przycisku
KEY[0].

Tabela 2.

2.3 Sterowanie wyświetlaczami 7-segmentowymi i diodami LED

Sygnał

Opis

4

LEDG[7..1]

Diody zielone, '1'-dioda zapalona; za wyjątkiem LEDG[0].

LEDR[9..0]

Diody czerwone, '1'-dioda zapalona.

HEX0_s[3..0]

Sterowanie wyświetlaczem HEX0;

HEX1_s[3..0]

Sterowanie wyświetlaczem HEX1;

HEX2_s[3..0]

Sterowanie wyświetlaczem HEX2;

HEX3_s[3..0]

Sterowanie wyświetlaczem HEX3;

Tabela 3 Domyślnie, sygnały sterujące wskaźnikami są połączone z GND. By wykorzystać
wskaźnik należy usunąć odpowiednie połączenie.

Rys. 1 Sygnały zegarowe oraz wejściowe z przycisków i przełączników

2.4 Wprowadzanie danych za pomocą klawiatury PS/2

Komunikacja klawiatury PS/2 z płytką DE1-CII odbywa się za pomocą sygnałów Kbd_Clk (zegar) i
Kbd_Data (dane). Sygnały te są podłączone do wejść modułu środowiska de1_internal.vhd, gdzie
następuje odkodowanie kodów klawiszy z formatu szeregowego do równoległego. Odkodowany

5

kod wciśnięcia lub zwolnienia klawisza jest generowany jako sygnał ps2_ScanCode[9..0].
Pojawienie się sygnału ps2_ScanCode[9..0] jest sygnalizowane poprzez zmianę z '0' na '1' sygnału
ps2_ScanReady. Kody wciśnięcia i zwolnienia klawiszy pokazano na Rys. 3.
Powyższe sygnały są podłączone wewnętrznie do odpowiednich modułów realizujących
dekodowanie aktywności odpowiednich grup klawiszy w celu wygenerowania sygnałów ps2_BityA
i ps2_BityB. Są one również podłączone do wejść modułu Digits.tdf, który pełni funkcję dekodera
znaków do liczb w kodzie 16-kowym, oraz rejestru przesuwającego w lewo. Sygnały i parametry
podsystemu obsługi klawiatury PS/2 zestawiono w tabeli 4.

Sygnał

Opis

ps2_ScanCode[9..0]

kod wciśnięcia lub puszczenia klawisza (Rys. 3).

ps2_ScanReady

Zmiana z '0' na '1' oznacza wciśnięcie lub puszczenie klawisza.

ps2_BityA[7..0]

Wektor bitowy generowany z klawiatury PS/2. Wciśnięcie przycisku
powoduje ustawienie wartości '1' na pozycji odpowiedniego elementu
wektora, a zwolnienie- wartości '0'. Sposób dekodowania (klawisz-bit):
T – ps2_BityA[0], Y – ps2_BityA[1],U – ps2_BityA[2], I – ps2_BityA[3],
O – ps2_BityA[4],P – ps2_BityA[5], [ – ps2_BityA[6], ] – ps2_BityA[7].

ps2_BityB[7..0]

Wektor bitowy generowany z klawiatury PS/2. Wciśnięcie odpowiedniego
klawisza powoduje zmianę wartości odpowiedniego bitu na przeciwną.
Sposób dekodowania (klawisz-bit):
Ctrl lewy-ps2_BityB[0], Windows lewy-ps2_BityB[1],
Alt lewy-ps2_BityB[2], Space-ps2_BityB[3], Alt prawy-ps2_BityB[4],
Windows prawy-ps2_BityB[5], Ctrl prawy-ps2_BityB[6],
Menu-ps2_BityB[7].

Moduł Digits.tdf
Parametr

Opis

n

Liczba elementów rejestru przesuwającego w lewo. Rejestry są 4-bitowe.
Pierwszy indeks wektora określa numer rejestru. Drugi- numer bitu
rejestru.
Sposób dekodowania (klawisz-wektor):
0 - ”0000”, 1-”0001”,..., 9=”1001”, A-”1010” ,..., F-”1111”. Wartość
parametru można zmienić poprzez kliknięcie w symbol Parameter-Value.

Sygnał

Opis

Digit[(n-1)..0][3..0]

Wyjścia n- elementowego rejestru przesuwającego w lewo. Ostatnio
wprowadzona liczba- Digit[0][3..0].

Tabela 4

6

Rys. 2 Obsługa klawiatury PS/2

Rys. 3 Kody naciśnięcia i zwolnienia klawiszy klawiatury PS/2

7

2.5 Wyświetlanie wartości sygnałów na ekranie monitora VGA

Po skonfigurowaniu układu FPGA wyświetlany jest na ekranie monitora VGA stały obraz tła,
skopiowany z pamięci FLASH do pamięci SRAM płytki DE1-CII, oraz obraz zmienny, zależny od
wartości sygnałów sterujących dołączonych do odpowiednich wejść modułu de1_internal.vhd, oraz
sygnałów generowanych wewnątrz tego modułu. Poniżej opisano parametry i sygnały sterujące
wyświetlaczami znakowymi i bitowymi. Opis pozostałych sygnałów zawarto w dodatku A. Za
pomocą wyświetlacza znakowego można zaprezentować wartości sygnałów wejściowych i
wyjściowych w postaci cyfr w kodzie 16-kowym. Każde 8 bitów sygnału wektorowego jest
wyświetlane w postaci dwóch cyfr: starsze 4 bity – pierwsza cyfra od lewej, młodsze 4 bity – druga
cyfra od lewej. Liczbę wyświetlanych cyfr w jednej linii ustala się za pomocą odpowiedniego
parametru. Maksymalnie można wyświetlić 8 linii znaków.
Za pomocą wyświetlacza bitowego można zaprezentować wartości poszczególnych bitów sygnału
wektorowego w postaci wyświetlenia cyfry ”0” - wartość sygnału wynosi '0'- lub ”1” - wartość
sygnału wynosi '1'. Liczbę wyświetlanych cyfr w jednej linii ustala się za pomocą odpowiedniego
parametru. Maksymalnie można wyświetlić wartości 8 wektorów danych.
Znaki są wyświetlane w postaci matrycy (8 * skala_X) na (8 * skala_Y) pikseli.
Pozostałe wyświetlacze służą do prezentacji innych sygnałów, zgodnie z opisem z tabeli 7.

Rys. 4 Wygląd obrazu generowanego na ekranie VGA

8

Wyświetlacz znakowy *) domyślnie sygnały są dołączone do GND
Parametr

Opis *) wartość parametru można zmienić klikając w pole Parametr...

CHAR_NCOLS

Liczba znaków 4- bitowych wyświetlanych w linii, zakres 2, ..., 32.

CHAR_NROWS

Liczba wierszy danych, numerowanych od 0, zakres 1, …, 8; Każdy
wektor jest wyświetlany w oddzielnym wierszu.

CHAR_NINROWS

Liczba wierszy danych wejściowych począwszy od numeru 0; zakres 1,
…, 8.

CHAR_SCALE_X

Skala znaków w poziomie, zakres 2,...,63.

CHAR_SCALE_Y

Skala znaków w pionie, zakres 2,...,63.

Sygnał/Wejście

Opis *) użycie sygnału wymaga usunięcia połączenia z GND

cd_data0_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 0.

cd_data1_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 1.

cd_data2_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 2.

cd_data3_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 3.

cd_data4_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 4.

cd_data5_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 5.

cd_data6_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 6.

cd_data7_i

Tablica o rozmiarze 4*CHAR_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 7.

Opcje dodatkowe
Sygnał

Opis

cd_displ[7..0]

'1' na i-tej pozycji oznacza pobranie danej z wejścia cd_data'i'_i; wartość
domyślna: ”11111111”.

cd_displ_1clk[7..0]

zmiana z '0' na '1' na i-tej pozycji powoduje pobranie danej z wejścia
cd_data'i'_i; wartość domyślna: ”00000000”.

cd_displclr

'1' powoduje skasowanie wierszy wyjściowych poprzez zastąpienie cyfr
znakami 'X'; wartość domyślna '0'.

Tabela 5 Parametry i sygnały wyświetlacza znakowego

9

Wyświetlacz bitowy *) domyślnie sygnały są dołączone do GND
Parametr

Opis *) wartość parametru można zmienić klikając w pole Parametr...

BIT_NCOLS

Liczba bitów wyświetlanych w linii, zakres 2, ..., 32; Rozmiar wektora.

BIT_NROWS

Liczba wierszy danych, numerowanych od 0, zakres 1, …, 8; Każdy
wektor jest wyświetlany w oddzielnym wierszu.

BIT_NINROWS

Liczba wierszy danych wejściowych począwszy od numeru 0, zakres 1,
…, 8.

BIT_SCALE_X

Skala znaków w poziomie, zakres 2,...,63.

BIT_SCALE_Y

Skala znaków w pionie, zakres 2,...,63.

Sygnał/Wejście

Opis *) użycie sygnału wymaga usunięcia połączenia z GND

bd_data0_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 0.

bd_data1_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 1.

bd_data2_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 2.

bd_data3_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 3.

bd_data4_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 4.

bd_data5_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 5.

bd_data6_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 6.

bd_data7_i

Tablica o rozmiarze BIT_NCOLS bitów; Bit LSB ma numer 0;
wektor wyświetlany w wierszu nr 7.

Opcje dodatkowe
Sygnał

Opis

bd_displ[7..0]

'1' na i-tej pozycji oznacza pobranie danej z wejścia bd_data'i'_i; wartość
domyślna: ”11111111”.

bd_displ_1clk[7..0]

zmiana z '0' na '1' na i-tej pozycji powoduje pobranie danej z wejścia
bd_data'i'_i; wartość domyślna: ”00000000”.

bd_displclr

''1' powoduje skasowanie wierszy wyjściowych poprzez zastąpienie cyfr
znakami 'X'; wartość domyślna '0'.

Tabela 6 Parametry i sygnały wyświetlacza bitowego

10

Rys. 5 Domyślne podłączenie sygnałów sterowania wyświetlaniem danych na ekranie VGA

Szybko i zarazem w sposób czytelny można podłączyć odpowiednie sygnały do wejść sterujących
wyświetlaczy stosując technikę połączeń wirtualnych.
Schemat działania:
1. Odłączyć podłączenie wejścia z GND: zaznaczyć kursorem myszy symbol 'GND' a następnie
wybrać z menu Delete lub wcisnąć klawisz 'Del'.
2. Wstawić etykietę, będącą nazwą sygnału, do połączenia z danym wejściem: zaznaczyć linię
połączenia i po wciśnięciu prawego przycisku myszy wybrać Properties. Nazwę etykiety wpisać w
pole General. Zaznaczenie połączenia z etykietą powoduje podświetlenie pola etykiety.
3. Utworzyć połączenie wirtualne wejścia sterującego z odpowiednim sygnałem, używając tej
samej nazwy etykiety. Można również zmienić nazwę poprzez zastosowanie elementu Wire.
Element Wire można wstawić poprzez wybranie Insert Symbol i wpisanie jako nazwy Wire.

11

Rys. 6 Przykłady połączeń wirtualnych

12

Pole SW[9:0] – wyświetlenie wartości sygnałów SW_deb[9..0]

Pierwszy kwadrat od lewej- wartość sygnału SW_deb[9].
Kwadrat w kolorze czerwonym- wartość '1'.
Kwadrat w kolorze szarym- wartość '0'.
Pole KEY[3:0] – wyświetlenie wartości sygnałów KEY_deb[3..0]

Pierwszy kwadrat od lewej- wartość sygnału KEY_deb[3].
Kwadrat w kolorze niebieskim- wartość '1'.
Kwadrat w kolorze szarym- wartość '0'.
Pole BityA

Wyświetlacz bitowy sygnału ps2_BityA[7..0].
Pole BityB

Wyświetlacz bitowy sygnału ps2_BityB[7..0].
Pole graficzne

Rozmiar w pikselach: 280 na 200.
Współrzędne lewego górnego rogu: (350,160).
Współrzędne prawego dolnego rogu: (630,360).

Przeznaczenie: kreślenie własnego obrazu, patrz dodatek A.
Pole Znak PS/2

Wyświetlacz znakowy sygnału ps2_ScanCode[9..0].
Pole Licznik zegara

Wyświetlacz znakowy liczby taktów sygnału zegarowego clk_user od wyzerowania po ustawieniu
sygnału clrn na '0'. Wyświetlana jest wartość w 4- cyfrowym formacie BCD.
Pole Flagi
Wejście

Opis

fl_clk

Flaga sygnału zegarowego, domyślnie clk_user; bit nr 0.

fl_clrn

Flaga sygnału zerowania, domyślnie '0'; bit nr 1.

fl_clkselect[1..0]

Flagi multipleksera sygnału zegarowego, domyślnie bclk[1..0]; bity nr 2 i
3.

fl_user1..0]

Flagi użytkownika, domyślnie ”00”; bity nr 4 i 5.

Tabela 7 Pozostałe pola wyświetlania wartości sygnałów na ekranie VGA

13

3 Komponenty środowiska

Rys. 7

Pliki źródłowe z komponentami środowiska znajdują się w podkatalogu \ucyf.

3.1 Licznik uniwersalny

Plik jednostki projektowej: de1_cnt.vhd.
Plik symbolu: de1_cnt.bsf.
Struktura realizacji: konkretyzacja modułu lpm_counter.

Sygnał/wejście

Opis

aclr

Wejście; zerowanie asynchroniczne poziomem '1'.

clock

Wejście; zegar, domyślnie clk_user.

clk_en

Wejście; '1'- zezwolenie zegara.

sclr

Wejście; '1'- zerowanie synchroniczne.

sload

Wejście; '1'- wpis wartości początkowej.

data

Wejście; wartość początkowa.

cnt_en

Wejście; '1'- zezwolenie na zliczanie.

updown

Wejście; '1'- zliczanie w przód, '0'-zliczanie w tył.

q

Wyjście; wartość licznika.

Tabela 8

3.2 Pamięć RAM

Plik jednostki projektowej: de1_mem1.vhd.
Plik symbolu: de1_mem1.bsf.
Struktura realizacji: konkretyzacja modułu altsyncram.

Sygnał/wejście

Opis

clock

Wejście; zegar, domyślnie clk_user.

data

Wejście danych; domyślnie 8- bitów.

14

address[4..0]

Wejście adresowe.

wren

Wejście; '1'- zapis pamięci.

q

Wyjście danych; domyślnie 8- bitów.

Tabela 9

3.3 Pamięć ROM

Plik jednostki projektowej: de1_rom1.vhd.
Plik symbolu: de1_rom1.bsf.
Struktura realizacji: konkretyzacja modułu altsyncram.
Definicja zawartości: plik podany jako wartość parametru init_file.

Sygnał

Opis

clock

Wejście; zegar, domyślnie clk_user.

address[4..0]

Wejście adresowe.

q

Wyjście danych; domyślnie 8- bitów.

Tabela 10

15

Dokumentacja

[1] Link do strony zawierającej dokumentację do płytek Altera Cyclone II FPGA Starter Board
(DK-CYCII-2C20N):

http://www.altera.com/products/devkits/altera/kit-cyc2-2C20N.html

[2] Link do strony zawierającej dokumentację do płytek DE1:

http://www.altera.com/education/univ/materials/boards/unv-dev-edu-boards.html

16

DODATEK A

Sygnały podsystemu VGA i sterowania pamięcią SRAM

Sygnał wejściowy

Opis

clk25

Sygnał zegarowy.

vga_select

'1' oznacza wybór sygnałów {vga_rin[3..0], vga_gin[3..0], vga_bin [3..0]}
jako źródeł danych obrazowych; '0' – sygnałów generowanych
wewnętrznie.

vga_rin[3..0]

Składowa R sygnału obrazu.

vga_gin[3..0]

Składowa G sygnału obrazu.

vga_bin[3..0]

Składowa B sygnału obrazu.

Sygnał wyjściowy

Opis

vga_pixel_col[9..0]

Współrzędna X.

vga_pixel_row[8..0]

Współrzędna Y.

HSync

Sygnał synchronizacji poziomej.

VSync

Sygnał synchronizacji pionowej.

Sygnały wejściowe SRAM
clk25

Sygnał zegarowy.

extm_addr[17..0]

Adres pamięci SRAM.

extm_datain[15..0]

Dana do zapisu.

extm_cs

'1' – sygnał wyboru pamięci.

extm_wrn

'0' – sygnał zapisu.

extm_wrena

'1' – otwarcie buforów trójstanowych do zapisu pamięci.

Sygnały wyjściowe SRAM
extm_dataout[15..0]

Dana odczytana.

17

DODATEK B

Przypisania wyprowadzeń układu FPGA

To,Direction,Location,I/O Bank,Vref Group,I/O Standard,Reserved,Group

Blue[3],Output,PIN_B10,3,B3_N0,3.3-V LVTTL,,Blue[3..0]
Blue[2],Output,PIN_A10,3,B3_N0,3.3-V LVTTL,,Blue[3..0]

Blue[1],Output,PIN_D11,3,B3_N0,3.3-V LVTTL,,Blue[3..0]
Blue[0],Output,PIN_A9,3,B3_N0,3.3-V LVTTL,,Blue[3..0]

Clk_27MHz,Input,PIN_D12,3,B3_N0,3.3-V LVTTL,,
FL_ADDR[21],Output,PIN_R13,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[20],Output,PIN_U13,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[19],Output,PIN_V14,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[18],Output,PIN_U14,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[17],Output,PIN_AA20,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[16],Output,PIN_AB12,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[15],Output,PIN_AA12,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[14],Output,PIN_AB13,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[13],Output,PIN_AA13,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[12],Output,PIN_AB14,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[11],Output,PIN_T12,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[10],Output,PIN_R12,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[9],Output,PIN_Y13,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[8],Output,PIN_R14,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[7],Output,PIN_W15,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[6],Output,PIN_V15,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[5],Output,PIN_U15,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[4],Output,PIN_T15,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[3],Output,PIN_R15,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[2],Output,PIN_Y16,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_ADDR[1],Output,PIN_AA14,7,B7_N1,3.3-V LVTTL,,FL_ADDR[21..0]

FL_ADDR[0],Output,PIN_AB20,7,B7_N0,3.3-V LVTTL,,FL_ADDR[21..0]
FL_CE_N,Output,PIN_AB15,7,B7_N1,3.3-V LVTTL,,

FL_DQ[7],Bidir,PIN_AA19,7,B7_N0,3.3-V LVTTL,,FL_DQ[7..0]
FL_DQ[6],Bidir,PIN_AB19,7,B7_N0,3.3-V LVTTL,,FL_DQ[7..0]

FL_DQ[5],Bidir,PIN_AA18,7,B7_N0,3.3-V LVTTL,,FL_DQ[7..0]
FL_DQ[4],Bidir,PIN_AB18,7,B7_N0,3.3-V LVTTL,,FL_DQ[7..0]

FL_DQ[3],Bidir,PIN_AA17,7,B7_N1,3.3-V LVTTL,,FL_DQ[7..0]
FL_DQ[2],Bidir,PIN_AB17,7,B7_N1,3.3-V LVTTL,,FL_DQ[7..0]

FL_DQ[1],Bidir,PIN_AA16,7,B7_N1,3.3-V LVTTL,,FL_DQ[7..0]
FL_DQ[0],Bidir,PIN_AB16,7,B7_N1,3.3-V LVTTL,,FL_DQ[7..0]

FL_OE_N,Output,PIN_AA15,7,B7_N1,3.3-V LVTTL,,
FL_RST_N,Output,PIN_W14,7,B7_N1,3.3-V LVTTL,,

FL_WE_N,Output,PIN_Y14,7,B7_N0,3.3-V LVTTL,,
Green[3],Output,PIN_A8,3,B3_N0,3.3-V LVTTL,,Green[3..0]

Green[2],Output,PIN_B9,3,B3_N0,3.3-V LVTTL,,Green[3..0]
Green[1],Output,PIN_C10,3,B3_N0,3.3-V LVTTL,,Green[3..0]

Green[0],Output,PIN_B8,3,B3_N0,3.3-V LVTTL,,Green[3..0]
HSync,Output,PIN_A11,3,B3_N0,3.3-V LVTTL,,

Kbd_Clk,Input,PIN_H15,4,B4_N0,3.3-V LVTTL,,
Kbd_Data,Input,PIN_J14,4,B4_N0,3.3-V LVTTL,,

KEY[3],Input,PIN_T21,6,B6_N0,3.3-V LVTTL,,KEY[3..0]
KEY[2],Input,PIN_T22,6,B6_N0,3.3-V LVTTL,,KEY[3..0]

KEY[1],Input,PIN_R21,6,B6_N0,3.3-V LVTTL,,KEY[3..0]
KEY[0],Input,PIN_R22,6,B6_N0,3.3-V LVTTL,,KEY[3..0]

LEDG[0],Output,PIN_U22,6,B6_N1,3.3-V LVTTL,,LEDG[0..0]
Red[3],Output,PIN_B7,3,B3_N1,3.3-V LVTTL,,Red[3..0]

18

Red[2],Output,PIN_A7,3,B3_N1,3.3-V LVTTL,,Red[3..0]

Red[1],Output,PIN_C9,3,B3_N1,3.3-V LVTTL,,Red[3..0]
Red[0],Output,PIN_D9,3,B3_N0,3.3-V LVTTL,,Red[3..0]

SRAM_ADDR[17],Output,PIN_Y5,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[16],Output,PIN_Y6,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[15],Output,PIN_T7,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[14],Output,PIN_R10,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[13],Output,PIN_U10,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[12],Output,PIN_Y10,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[11],Output,PIN_T11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[10],Output,PIN_R11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[9],Output,PIN_W11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[8],Output,PIN_V11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[7],Output,PIN_AB11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[6],Output,PIN_AA11,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[5],Output,PIN_AB10,8,B8_N0,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[4],Output,PIN_AA5,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[3],Output,PIN_AB4,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[2],Output,PIN_AA4,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_ADDR[1],Output,PIN_AB3,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]
SRAM_ADDR[0],Output,PIN_AA3,8,B8_N1,3.3-V LVTTL,,SRAM_ADDR[17..0]

SRAM_CE_N,Output,PIN_AB5,8,B8_N1,3.3-V LVTTL,,
SRAM_DQ[15],Bidir,PIN_U8,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[14],Bidir,PIN_V8,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[13],Bidir,PIN_W8,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[12],Bidir,PIN_R9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[11],Bidir,PIN_U9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[10],Bidir,PIN_V9,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[9],Bidir,PIN_W9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[8],Bidir,PIN_Y9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[7],Bidir,PIN_AB9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[6],Bidir,PIN_AA9,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[5],Bidir,PIN_AB8,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[4],Bidir,PIN_AA8,8,B8_N0,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[3],Bidir,PIN_AB7,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[2],Bidir,PIN_AA7,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_DQ[1],Bidir,PIN_AB6,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]

SRAM_DQ[0],Bidir,PIN_AA6,8,B8_N1,3.3-V LVTTL,,SRAM_DQ[15..0]
SRAM_LB_N,Output,PIN_Y7,8,B8_N1,3.3-V LVTTL,,

SRAM_OE_N,Output,PIN_T8,8,B8_N1,3.3-V LVTTL,,
SRAM_UB_N,Output,PIN_W7,8,B8_N1,3.3-V LVTTL,,

SRAM_WE_N,Output,PIN_AA10,8,B8_N0,3.3-V LVTTL,,
SW[9],Input,PIN_L2,2,B2_N1,3.3-V LVTTL,,SW[9..0]

SW[8],Input,PIN_M1,1,B1_N0,3.3-V LVTTL,,SW[9..0]
SW[7],Input,PIN_M2,1,B1_N0,3.3-V LVTTL,,SW[9..0]

SW[6],Input,PIN_U11,8,B8_N0,3.3-V LVTTL,,SW[9..0]
SW[5],Input,PIN_U12,8,B8_N0,3.3-V LVTTL,,SW[9..0]

SW[4],Input,PIN_W12,7,B7_N1,3.3-V LVTTL,,SW[9..0]
SW[3],Input,PIN_V12,7,B7_N1,3.3-V LVTTL,,SW[9..0]

SW[2],Input,PIN_M22,6,B6_N0,3.3-V LVTTL,,SW[9..0]
SW[1],Input,PIN_L21,5,B5_N1,3.3-V LVTTL,,SW[9..0]

SW[0],Input,PIN_L22,5,B5_N1,3.3-V LVTTL,,SW[9..0]
VSync,Output,PIN_B11,3,B3_N0,3.3-V LVTTL,,

AUD_ADCDAT,Unknown,PIN_B6,3,B3_N1,3.3-V LVTTL,,
AUD_ADCLRCK,Unknown,PIN_A6,3,B3_N1,3.3-V LVTTL,,

AUD_BCLK,Unknown,PIN_A4,3,B3_N1,3.3-V LVTTL,,
AUD_DACDAT,Unknown,PIN_B5,3,B3_N1,3.3-V LVTTL,,

AUD_DACLRCK,Unknown,PIN_A5,3,B3_N1,3.3-V LVTTL,,
AUD_XCK,Unknown,PIN_B4,3,B3_N1,3.3-V LVTTL,,

CLOCK_24[1],Unknown,PIN_A12,4,B4_N1,3.3-V LVTTL,,
CLOCK_24[0],Unknown,PIN_B12,4,B4_N1,3.3-V LVTTL,,

19

CLOCK_27[1],Unknown,PIN_E12,3,B3_N0,3.3-V LVTTL,,

CLOCK_27[0],Unknown,PIN_D12,3,B3_N0,3.3-V LVTTL,,
CLOCK_50,Unknown,PIN_L1,2,B2_N1,3.3-V LVTTL,,

DRAM_ADDR[11],Unknown,PIN_N6,1,B1_N0,3.3-V LVTTL,,
DRAM_ADDR[10],Unknown,PIN_W3,1,B1_N1,3.3-V LVTTL,,

DRAM_ADDR[9],Unknown,PIN_N4,1,B1_N0,3.3-V LVTTL,,
DRAM_ADDR[8],Unknown,PIN_P3,1,B1_N0,3.3-V LVTTL,,

DRAM_ADDR[7],Unknown,PIN_P5,1,B1_N0,3.3-V LVTTL,,
DRAM_ADDR[6],Unknown,PIN_P6,1,B1_N0,3.3-V LVTTL,,

DRAM_ADDR[5],Unknown,PIN_R5,1,B1_N1,3.3-V LVTTL,,
DRAM_ADDR[4],Unknown,PIN_R6,1,B1_N1,3.3-V LVTTL,,

DRAM_ADDR[3],Unknown,PIN_Y4,1,B1_N1,3.3-V LVTTL,,
DRAM_ADDR[2],Unknown,PIN_Y3,1,B1_N1,3.3-V LVTTL,,

DRAM_ADDR[1],Unknown,PIN_W5,1,B1_N1,3.3-V LVTTL,,
DRAM_ADDR[0],Unknown,PIN_W4,1,B1_N1,3.3-V LVTTL,,

DRAM_BA_0,Unknown,PIN_U3,1,B1_N1,3.3-V LVTTL,,
DRAM_BA_1,Unknown,PIN_V4,1,B1_N1,3.3-V LVTTL,,

DRAM_CAS_N,Unknown,PIN_T3,1,B1_N1,3.3-V LVTTL,,
DRAM_CKE,Unknown,PIN_N3,1,B1_N0,3.3-V LVTTL,,

DRAM_CLK,Unknown,PIN_U4,1,B1_N1,3.3-V LVTTL,,
DRAM_CS_N,Unknown,PIN_T6,1,B1_N1,3.3-V LVTTL,,

DRAM_DQ[15],Unknown,PIN_T2,1,B1_N0,3.3-V LVTTL,,
DRAM_DQ[14],Unknown,PIN_T1,1,B1_N0,3.3-V LVTTL,,

DRAM_DQ[13],Unknown,PIN_R2,1,B1_N0,3.3-V LVTTL,,
DRAM_DQ[12],Unknown,PIN_R1,1,B1_N0,3.3-V LVTTL,,

DRAM_DQ[11],Unknown,PIN_P2,1,B1_N0,3.3-V LVTTL,,
DRAM_DQ[10],Unknown,PIN_P1,1,B1_N0,3.3-V LVTTL,,

DRAM_DQ[9],Unknown,PIN_N2,1,B1_N0,3.3-V LVTTL,,
DRAM_DQ[8],Unknown,PIN_N1,1,B1_N0,3.3-V LVTTL,,

DRAM_DQ[7],Unknown,PIN_Y2,1,B1_N1,3.3-V LVTTL,,
DRAM_DQ[6],Unknown,PIN_Y1,1,B1_N1,3.3-V LVTTL,,

DRAM_DQ[5],Unknown,PIN_W2,1,B1_N1,3.3-V LVTTL,,
DRAM_DQ[4],Unknown,PIN_W1,1,B1_N1,3.3-V LVTTL,,

DRAM_DQ[3],Unknown,PIN_V2,1,B1_N1,3.3-V LVTTL,,
DRAM_DQ[2],Unknown,PIN_V1,1,B1_N1,3.3-V LVTTL,,

DRAM_DQ[1],Unknown,PIN_U2,1,B1_N1,3.3-V LVTTL,,
DRAM_DQ[0],Unknown,PIN_U1,1,B1_N1,3.3-V LVTTL,,

DRAM_LDQM,Unknown,PIN_R7,1,B1_N0,3.3-V LVTTL,,
DRAM_RAS_N,Unknown,PIN_T5,1,B1_N1,3.3-V LVTTL,,

DRAM_UDQM,Unknown,PIN_M5,1,B1_N0,3.3-V LVTTL,,
DRAM_WE_N,Unknown,PIN_R8,1,B1_N0,3.3-V LVTTL,,

EXT_CLOCK,Unknown,PIN_M21,6,B6_N0,3.3-V LVTTL,,
GPIO_0[35],Unknown,PIN_L18,5,B5_N1,3.3-V LVTTL,,

GPIO_0[34],Unknown,PIN_L19,5,B5_N1,3.3-V LVTTL,,
GPIO_0[33],Unknown,PIN_K20,5,B5_N1,3.3-V LVTTL,,

GPIO_0[32],Unknown,PIN_J18,5,B5_N1,3.3-V LVTTL,,
GPIO_0[31],Unknown,PIN_J20,5,B5_N1,3.3-V LVTTL,,

GPIO_0[30],Unknown,PIN_J19,5,B5_N1,3.3-V LVTTL,,
GPIO_0[29],Unknown,PIN_K22,5,B5_N1,3.3-V LVTTL,,

GPIO_0[28],Unknown,PIN_K21,5,B5_N1,3.3-V LVTTL,,
GPIO_0[27],Unknown,PIN_J22,5,B5_N1,3.3-V LVTTL,,

GPIO_0[26],Unknown,PIN_J21,5,B5_N1,3.3-V LVTTL,,
GPIO_0[25],Unknown,PIN_G22,5,B5_N1,3.3-V LVTTL,,

GPIO_0[24],Unknown,PIN_G21,5,B5_N1,3.3-V LVTTL,,
GPIO_0[23],Unknown,PIN_F22,5,B5_N0,3.3-V LVTTL,,

GPIO_0[22],Unknown,PIN_F21,5,B5_N0,3.3-V LVTTL,,
GPIO_0[21],Unknown,PIN_E22,5,B5_N0,3.3-V LVTTL,,

GPIO_0[20],Unknown,PIN_E21,5,B5_N0,3.3-V LVTTL,,
GPIO_0[19],Unknown,PIN_D22,5,B5_N0,3.3-V LVTTL,,

GPIO_0[18],Unknown,PIN_D21,5,B5_N0,3.3-V LVTTL,,
GPIO_0[17],Unknown,PIN_C22,5,B5_N0,3.3-V LVTTL,,

20

GPIO_0[16],Unknown,PIN_C21,5,B5_N0,3.3-V LVTTL,,

GPIO_0[15],Unknown,PIN_B20,4,B4_N0,3.3-V LVTTL,,
GPIO_0[14],Unknown,PIN_A20,4,B4_N0,3.3-V LVTTL,,

GPIO_0[13],Unknown,PIN_B19,4,B4_N0,3.3-V LVTTL,,
GPIO_0[12],Unknown,PIN_A19,4,B4_N0,3.3-V LVTTL,,

GPIO_0[11],Unknown,PIN_B18,4,B4_N0,3.3-V LVTTL,,
GPIO_0[10],Unknown,PIN_A18,4,B4_N0,3.3-V LVTTL,,

GPIO_0[9],Unknown,PIN_B17,4,B4_N1,3.3-V LVTTL,,
GPIO_0[8],Unknown,PIN_A17,4,B4_N1,3.3-V LVTTL,,

GPIO_0[7],Unknown,PIN_B16,4,B4_N1,3.3-V LVTTL,,
GPIO_0[6],Unknown,PIN_A16,4,B4_N1,3.3-V LVTTL,,

GPIO_0[5],Unknown,PIN_B15,4,B4_N1,3.3-V LVTTL,,
GPIO_0[4],Unknown,PIN_A15,4,B4_N1,3.3-V LVTTL,,

GPIO_0[3],Unknown,PIN_B14,4,B4_N1,3.3-V LVTTL,,
GPIO_0[2],Unknown,PIN_A14,4,B4_N1,3.3-V LVTTL,,

GPIO_0[1],Unknown,PIN_B13,4,B4_N1,3.3-V LVTTL,,
GPIO_0[0],Unknown,PIN_A13,4,B4_N1,3.3-V LVTTL,,

GPIO_1[35],Unknown,PIN_P18,6,B6_N0,3.3-V LVTTL,,
GPIO_1[34],Unknown,PIN_P17,6,B6_N0,3.3-V LVTTL,,

GPIO_1[33],Unknown,PIN_N15,6,B6_N0,3.3-V LVTTL,,
GPIO_1[32],Unknown,PIN_P15,6,B6_N0,3.3-V LVTTL,,

GPIO_1[31],Unknown,PIN_N21,6,B6_N0,3.3-V LVTTL,,
GPIO_1[30],Unknown,PIN_N22,6,B6_N0,3.3-V LVTTL,,

GPIO_1[29],Unknown,PIN_H18,5,B5_N0,3.3-V LVTTL,,
GPIO_1[28],Unknown,PIN_J15,5,B5_N1,3.3-V LVTTL,,

GPIO_1[27],Unknown,PIN_H17,5,B5_N0,3.3-V LVTTL,,
GPIO_1[26],Unknown,PIN_G17,5,B5_N0,3.3-V LVTTL,,

GPIO_1[25],Unknown,PIN_G18,5,B5_N0,3.3-V LVTTL,,
GPIO_1[24],Unknown,PIN_G20,5,B5_N0,3.3-V LVTTL,,

GPIO_1[23],Unknown,PIN_E18,5,B5_N0,3.3-V LVTTL,,
GPIO_1[22],Unknown,PIN_E19,5,B5_N0,3.3-V LVTTL,,

GPIO_1[21],Unknown,PIN_F20,5,B5_N0,3.3-V LVTTL,,
GPIO_1[20],Unknown,PIN_E20,5,B5_N0,3.3-V LVTTL,,

GPIO_1[19],Unknown,PIN_D20,5,B5_N0,3.3-V LVTTL,,
GPIO_1[18],Unknown,PIN_D19,5,B5_N0,3.3-V LVTTL,,

GPIO_1[17],Unknown,PIN_C20,5,B5_N0,3.3-V LVTTL,,
GPIO_1[16],Unknown,PIN_C19,5,B5_N0,3.3-V LVTTL,,

GPIO_1[15],Unknown,PIN_C18,4,B4_N0,3.3-V LVTTL,,
GPIO_1[14],Unknown,PIN_C17,4,B4_N0,3.3-V LVTTL,,

GPIO_1[13],Unknown,PIN_D16,4,B4_N0,3.3-V LVTTL,,
GPIO_1[12],Unknown,PIN_D15,4,B4_N0,3.3-V LVTTL,,

GPIO_1[11],Unknown,PIN_D14,4,B4_N1,3.3-V LVTTL,,
GPIO_1[10],Unknown,PIN_C14,4,B4_N0,3.3-V LVTTL,,

GPIO_1[9],Unknown,PIN_F13,4,B4_N1,3.3-V LVTTL,,
GPIO_1[8],Unknown,PIN_F12,4,B4_N1,3.3-V LVTTL,,

GPIO_1[7],Unknown,PIN_G16,4,B4_N0,3.3-V LVTTL,,
GPIO_1[6],Unknown,PIN_F15,4,B4_N0,3.3-V LVTTL,,

GPIO_1[5],Unknown,PIN_E15,4,B4_N0,3.3-V LVTTL,,
GPIO_1[4],Unknown,PIN_E14,4,B4_N1,3.3-V LVTTL,,

GPIO_1[3],Unknown,PIN_G15,4,B4_N0,3.3-V LVTTL,,
GPIO_1[2],Unknown,PIN_H14,4,B4_N0,3.3-V LVTTL,,

GPIO_1[1],Unknown,PIN_H13,4,B4_N1,3.3-V LVTTL,,
GPIO_1[0],Unknown,PIN_H12,4,B4_N1,3.3-V LVTTL,,

I2C_SCLK,Unknown,PIN_A3,3,B3_N1,3.3-V LVTTL,,
I2C_SDAT,Unknown,PIN_B3,3,B3_N1,3.3-V LVTTL,,

TCK,Unknown,PIN_C7,3,B3_N1,3.3-V LVTTL,,
TCS,Unknown,PIN_D8,3,B3_N1,3.3-V LVTTL,,

TDI,Unknown,PIN_E8,3,B3_N1,3.3-V LVTTL,,
TDO,Unknown,PIN_D7,3,B3_N1,3.3-V LVTTL,,

UART_RXD,Unknown,PIN_F14,4,B4_N1,3.3-V LVTTL,,
UART_TXD,Unknown,PIN_G12,4,B4_N1,3.3-V LVTTL,,

21

HEX0[0],Unknown,PIN_J2,2,B2_N1,3.3-V LVTTL,,

HEX0[1],Unknown,PIN_J1,2,B2_N1,3.3-V LVTTL,,
HEX0[2],Unknown,PIN_H2,2,B2_N1,3.3-V LVTTL,,

HEX0[3],Unknown,PIN_H1,2,B2_N1,3.3-V LVTTL,,
HEX0[4],Unknown,PIN_F2,2,B2_N1,3.3-V LVTTL,,

HEX0[5],Unknown,PIN_F1,2,B2_N1,3.3-V LVTTL,,
HEX0[6],Unknown,PIN_E2,2,B2_N1,3.3-V LVTTL,,

HEX1[0],Unknown,PIN_E1,2,B2_N1,3.3-V LVTTL,,
HEX1[1],Unknown,PIN_H6,2,B2_N0,3.3-V LVTTL,,

HEX1[2],Unknown,PIN_H5,2,B2_N0,3.3-V LVTTL,,
HEX1[3],Unknown,PIN_H4,2,B2_N0,3.3-V LVTTL,,

HEX1[4],Unknown,PIN_G3,2,B2_N0,3.3-V LVTTL,,
HEX1[5],Unknown,PIN_D2,2,B2_N0,3.3-V LVTTL,,

HEX1[6],Unknown,PIN_D1,2,B2_N0,3.3-V LVTTL,,
HEX2[0],Unknown,PIN_G5,2,B2_N0,3.3-V LVTTL,,

HEX2[1],Unknown,PIN_G6,2,B2_N0,3.3-V LVTTL,,
HEX2[2],Unknown,PIN_C2,2,B2_N0,3.3-V LVTTL,,

HEX2[3],Unknown,PIN_C1,2,B2_N0,3.3-V LVTTL,,
HEX2[4],Unknown,PIN_E3,2,B2_N0,3.3-V LVTTL,,

HEX2[5],Unknown,PIN_E4,2,B2_N0,3.3-V LVTTL,,
HEX2[6],Unknown,PIN_D3,2,B2_N0,3.3-V LVTTL,,

HEX3[0],Unknown,PIN_F4,2,B2_N0,3.3-V LVTTL,,
HEX3[1],Unknown,PIN_D5,2,B2_N0,3.3-V LVTTL,,

HEX3[2],Unknown,PIN_D6,2,B2_N0,3.3-V LVTTL,,
HEX3[3],Unknown,PIN_J4,2,B2_N1,3.3-V LVTTL,,

HEX3[4],Unknown,PIN_L8,2,B2_N1,3.3-V LVTTL,,
HEX3[5],Unknown,PIN_F3,2,B2_N0,3.3-V LVTTL,,

HEX3[6],Unknown,PIN_D4,2,B2_N0,3.3-V LVTTL,,
LEDR[0],Unknown,PIN_R20,6,B6_N0,3.3-V LVTTL,,

LEDR[1],Unknown,PIN_R19,6,B6_N0,3.3-V LVTTL,,
LEDR[2],Unknown,PIN_U19,6,B6_N1,3.3-V LVTTL,,

LEDR[3],Unknown,PIN_Y19,6,B6_N1,3.3-V LVTTL,,
LEDR[4],Unknown,PIN_T18,6,B6_N1,3.3-V LVTTL,,

LEDR[5],Unknown,PIN_V19,6,B6_N1,3.3-V LVTTL,,
LEDR[6],Unknown,PIN_Y18,6,B6_N1,3.3-V LVTTL,,

LEDR[7],Unknown,PIN_U18,6,B6_N1,3.3-V LVTTL,,
LEDR[8],Unknown,PIN_R18,6,B6_N0,3.3-V LVTTL,,

LEDR[9],Unknown,PIN_R17,6,B6_N1,3.3-V LVTTL,,
LEDG[1],Unknown,PIN_U21,6,B6_N1,3.3-V LVTTL,,

LEDG[2],Unknown,PIN_V22,6,B6_N1,3.3-V LVTTL,,
LEDG[3],Unknown,PIN_V21,6,B6_N1,3.3-V LVTTL,,

LEDG[4],Unknown,PIN_W22,6,B6_N1,3.3-V LVTTL,,
LEDG[5],Unknown,PIN_W21,6,B6_N1,3.3-V LVTTL,,

LEDG[6],Unknown,PIN_Y22,6,B6_N1,3.3-V LVTTL,,
LEDG[7],Unknown,PIN_Y21,6,B6_N1,3.3-V LVTTL,,

PS2_CLK,Unknown,PIN_H15,4,B4_N0,3.3-V LVTTL,,
PS2_DAT,Unknown,PIN_J14,4,B4_N0,3.3-V LVTTL,,

VGA_R[0],Unknown,PIN_D9,3,B3_N0,3.3-V LVTTL,,
VGA_R[1],Unknown,PIN_C9,3,B3_N1,3.3-V LVTTL,,

VGA_R[2],Unknown,PIN_A7,3,B3_N1,3.3-V LVTTL,,
VGA_R[3],Unknown,PIN_B7,3,B3_N1,3.3-V LVTTL,,

VGA_G[0],Unknown,PIN_B8,3,B3_N0,3.3-V LVTTL,,
VGA_G[1],Unknown,PIN_C10,3,B3_N0,3.3-V LVTTL,,

VGA_G[2],Unknown,PIN_B9,3,B3_N0,3.3-V LVTTL,,
VGA_G[3],Unknown,PIN_A8,3,B3_N0,3.3-V LVTTL,,

VGA_B[0],Unknown,PIN_A9,3,B3_N0,3.3-V LVTTL,,
VGA_B[1],Unknown,PIN_D11,3,B3_N0,3.3-V LVTTL,,

VGA_B[2],Unknown,PIN_A10,3,B3_N0,3.3-V LVTTL,,
VGA_B[3],Unknown,PIN_B10,3,B3_N0,3.3-V LVTTL,,

VGA_HS,Unknown,PIN_A11,3,B3_N0,3.3-V LVTTL,,
VGA_VS,Unknown,PIN_B11,3,B3_N0,3.3-V LVTTL,,

22

LEDGx0,Unknown,,,,3.3-V LVTTL,,

SD_CLK,Unknown,,,,3.3-V LVTTL,,
SD_CMD,Unknown,,,,3.3-V LVTTL,,

SD_DAT,Unknown,,,,3.3-V LVTTL,,
SD_DAT3,Unknown,,,,3.3-V LVTTL,,

SW9,Unknown,,,,3.3-V LVTTL,,

23