1

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Organizacja i Architektura

Komputerów

Architektury IA-32 i IA-64

2

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Architektura IA-32

z

Intel Architecture 32

–

pierwszy procesor IA-32 – 8086 (1978)

–

podstawowa architektura utrzymana do 1993 r (pierwszy

procesor Pentium – superskalar, 2 potoki)

z

Architektura P6

–

pierwszy procesor – Pentium Pro (1995)

z

3-potokowy superskalar

z

5 jednostek wykonawczych

z

8+8KB L1 cache, 256 KB L2 cache

–

Pentium III (1999)

z

16+16 KB L1 cache, 256 lub 512 L2 cache

z

Streaming SIMD Extension (SSE) – równoległe operacje na

spakowanych 32-bitowych liczbach FP w rejestrach SSE o

rozmiarze 128 bitów

–

Pentium III Xeon – ulepszona pamięć cache

3

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pentium CPU (1993)

• dwa potoki U i V
• instrukcje są

dobierane parami

4

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Mikroarchitektura P6

z

Zapoczątkowana w Pentium Pro (1995)

–

Używana w procesorach Intel wcześniejszych od P4

–

Mieszana architektura CISC-RISC

z

lista instrukcji typu CISC

z

translacja kodu programu na ciąg mikrooperacji RISC

–

3 potokowy superskalar, out-of-order execution

z

14-stopniowy potok instrukcji

–

Potok składa się z 3 części:

z

wydawanie instrukcji: in-order

z

wykonanie instrukcji: out-of-order (RISC core)

z

kończenie instrukcji (retire): in-order

5

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Mikroarchitektura P6

cd.

6

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Mikroarchitektura P6

cd.

7

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

P6 – Pentium III Xeon

8

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pentium 4

z

Nazwa projektu: Willamette

z

Architektura NetBurst

z

Głęboki potok – 20 stopni

–

zaprojektowany do pracy z szybkim zegarem >1,5 GHz

–

różne części CPU pracują z różną częstotliwością zagara

z

Trzy sekcje:

–

wydawanie instrukcji (dispatch) – in-order

–

wykonanie instrukcji – out-of-order

–

kończenie instrukcji – in-order

z

Technologia SSE2

–

ulepszone technologie MMX i SSE

9

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Intel NetBurst

10

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pentium 4 – trace cache

L2 Cache

Instruct.

Decoder

Trace

Cache

IA32

Instrs.

uops

Operations

z

Trace Cache

–

zastępuje tradycyjną pamięć cache

–

instrukcje są przechowywane w zdekodowanej

postaci (jako mikrooperacje)

–

zmniejsza wymagania dotyczące szybkości pracy

dekodera

11

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Ulepszenia w NetBurst wobec P6

z

Trace cache – 12K mikrooperacji

z

8 KB L1 cache, czas dostępu 2 cykle

z

256 KB L2 cache, czas dostępu 7 cykli

z

ALU taktowane podwójną częstotliwością zegara

z

20-stopniowy potok, częstotliwość > 1,5 GHz

z

Poczwórna przepływność szyny (400 MHz) –
quad-pumped

z

Technologia SSE2

12

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pentium 4 – układy wykonawcze

13

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Hyper-Threading

14

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Rejestry P4

15

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Rejestry P4

cd.

16

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Rejestry P4

cd.

17

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Modele pamięci

• Flat Model

płaski model pamięci – bez
podziału na segmenty

• Segmented Model

pamięć podzielona na
segmenty

• Real-Address-Model

segmentacja typu x86

18

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja pamięci

Rejestry segmentów

Segment kodu programu

Segment danych

Segment stosu

Dodatkowe segmenty
danych

19

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja pamięci

cd

.

20

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

21

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

22

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

23

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

24

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

25

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

26

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Segmentacja

cd.

27

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Protekcja

28

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Wskaźniki P4

29

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Koncepcja IA-64

30

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Koncepcja IA-64

31

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Koncepcja IA-64

cd.

32

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Architektura IA-64

33

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Rejestry IA-64

34

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Format instrukcji IA-64

35

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Predykaty IA-64

36

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Predykaty IA-64

37

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Spekulacja IA-64

38

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Spekulacja IA-64

39

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Licznik pętli IA-64

40

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Obroty rejestrów IA-64

41

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pamięć IA-64 – proces

42

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pamięć IA-64 – proces

43

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pamięć IA-64 – system

44

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Pamięć IA-64 – regiony

45

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Architektura IA-64

z

Itanium

–

opracowany w 2000 roku

–

około 10 mln tranzystorów

z

Itanium 2

–

opracowany w 2002 roku

–

cache L3 on chip

–

6 jednostek ALU

–

linijka L1 – 64 bajty

46

Wyższa Szkoła Informatyki Stosowanej i Zarządzania

Podsumowanie

z

Mikroarchitektura P6

z

Architektura Pentium 4

–

NetBurst

–

trace cache

–

Hyper-Threading

z

Modele pamięci

z

Segmentacja pamięci

z

Protekcja

z

Architektura IA-64 (Itanium)

–

EPIC (wariant VLIW)

–

predykaty

–

spekulacja

–

organizacja pamięci (regiony)