Projektowanie układów

cyfrowego przetwarzania

sygnałów

i informacji w strukturach

programowalnych

. . . Rozwój technologii

kła

rze

z u

ży

tko

ika

kła

kto

rze

z u

ży

tko

ika

(se

i-cu

sto

kła

rze

z u

ży

tko

ika

(fu

ll-cu

sto

)

ASIC

40 mln.

tranzystorów

10 mln. bramek

Układy programowalne

 „Fabryka na biurku” – SOPC
 Osiągają pojemność pozwalającą

realizować w jednym układzie
systemy
o złożoności odpowiadającej
milionom bramek logicznych

 Układy mające możliwość

reprogramowania i rekonfiguracji

Układy programowalne

przez użytkownika

FPLD

(C)PLD

FPGA

PAL

PLA

XPLA

Configurable Logic Block

GAL
Classic EPLD

MAX, ACEX
ispLSI
MACH
XC9500

XC 3000
XC 4000
Spartan

APEX
FLEX

XC 6200
Virtex
AT40
AT6000

Configurable Logic Block

Struktury programowalne

MAX

From

inputsFrom

PIAExpanderProductTerm

sI/O andM

acrocellFeedbackI/O OUTPUT ENABLESYSTEM

CLOCKPRESETARRAY CLOCKCLEARDQPCTOI/OCONTROLBLOCK

AND

Array

macro

cell

macro

cell

macro

cell

PLD

Układy FPGA firmy Xilinx

Configurable

Logic blocks

(CLBs)

.diLO

LES.ec"1" (EN

LE)clkR

ESET.k.rd"0" (IN

IT)(G

L R

ESET)FD

10M

F.X

.YC

TPU

TIO

LFU

TIO

LEclk.a.b.c.d.e

Układy FPGA w technice DSP

„FPGAs are on the verge
of revolutionizing digital
signal processing in the
manner that
programmable digital
signal processors
(PDSPs) did nearly two
decades ago.”

MILIONY BRAMEK !!!

Nowe możliwości

Reprogramowalne

układy PLD/FPGA

Języki opisu sprzętu

Technika produktów wirtualnych

Układy reprogramowalne oraz języki opisu sprzętu
stały się postawą koncepcji produktu wirtualnego -
systemu, funkcji lub układu, który nie istnieje w
rzeczywistości materialnej, ale potencjalnie może
być zrealizowany w każdej chwili.

Rynek własności
intelektualnej IP

(Intellectual

Property) zawartej
w układach zaprojektowanych
i oferowanych do sprzedaży w
postaci
kodów źródłowych języków HDL.

Firmy i stowarzyszenia

projektujące

wirtualne układy dla urządzeń

reprogramowalnych

- ALTERA MEGAFUNCTION
PARTNERS PROGRAM
- XILINX ALLIANCE CORE
- COMMON LICENSE
CONSORTIUM
- IP CATALYST PROGRAM
- EXEMPLAR LOGIC-
VENDOR
INCENTIVE PROGRAM
(VIP)
- D & R DESIGN-REUSE.

- TILAB
- inSILICON CORPORATION
- SIBER CORE
TECHNOLOGIES
- DIGITAL
COMMUNICATION
TECHNOLOGIES
- ARC CORES
- VIRTUAL IP GROUP INC.
- IP SEMICONDUCTORS
- ALCATEL TECHNOLOGY
LICENSING

W Polsce:

- DIGITAL CORE DESIGN

EVATRONIX

echnolog

FPGA

... zalety



Elastycznosć architektury

–

Równoległość przetwarzania

–

Dowolna szerokość ścieżki danych



Wielokrotne użycie tych samych zasobów
sprzętowych



Rekonfigurowalność



Niedoskonałość narzędzi projektowania!

…

i wady

Specyfikacja HDL

Synteza funkcjonalna

Synteza logiczna

Odwzorowanie

technologiczne

Poziom RTL

Sieć logiczna

Niedoskonałość metod

syntezy logicznej

Proces projektowania w

systemach komercyjnych

Układ kombinacyjny

Przykład – prosty układ

kombinacyjny

.type fr
.i 10
.o 2
.p 25
0101000000 00
1110100100 00
0010110000 01
0101001000 01
1110101101 10
0100010101 10
1100010001 00
0011101110 10
0001001110 10
0110000110 10
1110110010 01
0111100000 00
0100011011 00
0010111010 10
0110001110 00
0110110111 11
0001001011 11
1110001110 01
0011001011 01
0010011010 10
1010110010 00
0100110101 11
0001111010 00
1101100100 01
1001110111 11
.e

Przykład (AHDL)

AHDL: 35

komórek CLB

MAX+PLUSII

SUBDESIGN bul

(

i[1..10] : INPUT;

o[1..2] : OUTPUT;

)

BEGIN

TABLE

(i[1..10]) =>

(o[1..2]);

B"0101000000" =>

B"00";

B"1110100100" =>

B"00";

B"0010110000" =>

B"10";

B"0101001000" =>

B"10";

B"1110101101" =>

B"01";

B"0100010101" =>

B"01";

B"1100010001" =>

B"00";

B"0011101110" =>

B"01";

B"0001001110" =>

B"01";

B"0110000110" =>

B"01";

B"1110110010" =>

B"10";

B"0111100000" =>

B"00";

B"0100011011" =>

B"00";

B"0010111010" =>

B"01";

B"0110001110" =>

B"00";

B"0110110111" =>

B"11";

B"0001001011" =>

B"11";

B"1110001110" =>

B"10";

B"0011001011" =>

B"10";

B"0010011010" =>

B"01";

B"1010110010" =>

B"00";

B"0100110101" =>

B"11";

B"0001111010" =>

B"00";

B"1101100100" =>

B"10";

B"1001110111" =>

B"11";

END TABLE;

END;

Project Information                                   d:\maxplus2\work\bul.rpt
MAX+plus II Compiler Report File
Version 10.2 07/10/2002
Compiled: 04/18/2004 15:57:42
***** Project compilation was successful
Converted from PLA file:  bul
** DEVICE SUMMARY **
Chip/                     Input Output Bidir  Memory  Memory

LCs

POF Device Pins Pins Pins Bits % Utilized

LCs

% Utilized

bul EPF10K10LC84-3 10 2 0 0 0 %

6 %

User Pins: 10 2 0
Device-Specific Information: d:\maxplus2\work\bul.rpt
bul
***** Logic for device 'bul' compiled without errors.
Device: EPF10K10LC84-3

Fragment raportu

MAX+PLUSII

Dekompozycja funkcji

w systemie

Quartus

36 komórek
(FLEX)

QuartusII

-- 02-05-14 09:21:40

-- PLA -> VHDL converter ver.1.02

-- MILITARY UNIVERSITY OF

TECHNOLOGY

-- WARSAW

-- zjachna@wel.wat.waw.pl

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity bul is

port(i : in std_logic_vector(1 to

10);

o : out std_logic_vector(1 to

2));

end bul;

architecture arch1 of bul is

begin

PLA: process(i)

begin

case i is

when "0101000000" => o <=

"00";

when "1110100100" => o <=

"00";

when "0010110000" => o <=

"10";

when "0101001000" => o <=

"10";

when "1110101101" => o <=

"01";

when "0100010101" => o <=

"01";

when "1100010001" => o <=

"00";

when "0011101110" => o <=

"01";

when "0001001110" => o <=

"01";

when "0110000110" => o <=

"01";

when "1110110010" => o <=

"10";

when "0111100000" => o <=

"00";

when "0100011011" => o <=

"00";

when "0010111010" => o <=

"01";

when "0110001110" => o <=

"00";

when "0110110111" => o <=

"11";

when "0001001011" => o <=

"11";

when "1110001110" => o <=

"10";

when "0011001011" => o <=

"10";

when "0010011010" => o <=

"01";

when "1010110010" => o <=

"00";

when "0100110101" => o <=

"11";

when "0001111010" => o <=

"00";

when "1101100100" => o <=

"10";

when "1001110111" => o <=

"11";

when others => o <= "XX";

end case;

end process;

end;

37 komórek

(Stratix)

Ile komórek CLB ?

y 0

0 1 3

y 1

0 1 2

7 9

G 1

H 1

G 2

H 2

Zagadka

4 komórki CLB

Dekompozycj
a

Inny przykład – konwerter

Bin2BCD

BIN/BCD

Wejście

Wyjście

0  liczby  99

(00011011)

BIN

(00100111)

BCD

-- kowersja liczby binarnej na liczbe bcd (lb<99)
LIBRARY ieee;
USE ieee.std_logic_1164.all;
--USE ieee.std_logic_arith.all;
USE ieee.std_logic_unsigned.all;

ENTITY bin2bcd IS

PORT(

start, zegar : IN

STD_LOGIC;

: IN

STD_LOGIC_VECTOR(7 DOWNTO

0);

koniec

: OUT STD_LOGIC;

: OUT STD_LOGIC_VECTOR(7 DOWNTO

0));

END bin2bcd;

Bin2BCD – opis behawioralny

VHDL

ARCHITECTURE a_bin2bcd OF bin2bcd IS
BEGIN

PROCESS (zegar)

VARIABLE lk

: INTEGER RANGE 0 TO 8;

VARIABLE lda, ldb

: STD_LOGIC_VECTOR(3 DOWNTO 0);

VARIABLE lb_r : STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

IF (zegar'EVENT AND zegar = '1') THEN

IF start = '1' THEN

lda := "0000";
ldb := "0000";
ld <= "00000000";
lb_r := lb;
lk := 8;
koniec <= '0';

ELSE

IF lk > 0 THEN

IF ldb >= 5 THEN

lda := (lda(2 DOWNTO 0) & '1'); -- bit lb[3]

= 1

ldb := ((ldb(2 DOWNTO 0) + "011") &

lb_r(7));

ELSE

lda := (lda(2 DOWNTO 0) & '0'); -- bit lb[3]

= 1

ldb := (ldb(2 DOWNTO 0) & lb_r(7));

END IF;
lb_r := (lb_r(6 DOWNTO 0) & '0'); -- przesun w

lewo

lk := lk - 1; -- zmniejsz lk

ELSE

ld <= (lda & ldb);
koniec <= '1';

END IF;

END PROCESS;

END a_bin2bcd;

Bin2BCD – opis behawioralny

VHDL

QUARTUS

.type fr
.i 9
.o 8
.p 100
000000000  0000
0000
000000001  0000
0001
000000010  0000
0010
000000011  0000
0011
000000100  0000
0100
000000101  0000
0101
000000110  0000
0110
000000111  0000
0111
000001000  0000
1000
000001001  0000
1001
000001010  0001
0000
000001011  0001
0001
000001100  0001
0010
000001101  0001
0011
* * *
001100001  1001
0111
001100010  1001
1000
001100011  1001
1001
.e

Konwerter Bin2BCD na

poziomie logicznym

DEMAI
N

Tradycyjna
synteza

Dekompozycja

 29 komórek

 13 komórek

(!!!)

Niedoskonałość metod

syntezy

Sieć dwupoziomowa

Sieć wielopoziomowa

FPGA

y = f(x

, x

) !!!

CLB

Dekompozycja zrównoważona

wykorzystuje naprzemiennie

dekompozycję szeregową

i dekompozycję równoległą

Dekompozycja szeregowa

Dekompozycja równoległa

Proces

projektowania

Specyfikacja HDL

Synteza

funkcjonalna

Synteza logiczna

Odwzorowanie

technologiczne

B-dekompozycja

Interfejs

Dekompozycja skutecznie
wpływa na redukcję
zasobów sprzętowych w
realizacjach układów DSP
(np. filtrów cyfrowych)

Zastosowanie

Wiele operacji

mnożenia

i dodawania

Mnożenie z

akumulacją

]

[

]

[

...

]

[

]

[

]

[

]

[

]

[

]

[

















… suma iloczynów:

Ustalony
współczynnik

n-ta próbka

Registe

Data in

Data out

MAC
unit

Loop

algorithm

Filtry ze skończoną odpowiedzią

impulsową

Finite Impulse Response (FIR) filters

Realizacja bezpośrednia

(klasyczna)

]

[

]

[

...

]

[

]

[

]

[

]

[

]

[

]

[

















X[N-

●●●

X[1]

X[0]

C[N-

●●●

C[1]

C[0]

Rejestr przesuwający



Układ mnożący

Akumulator

Ogólnego przeznaczenia!

X[N-

●●●

X[1]

X[0]

C[N-

●●●

C[1]

C[0]

Rejestr przesuwający



Układ mnożący

Akumulator

Realizacja bezpośrednia

…

nie jest odpowiednia dla struktur

FPGA

wygodna dla procesorów sygnałowych

Arytmetyka rozproszona

B-1

[0]

●●●

[0]

B-1

[1]

●●●

[1]

B-1

[N-1]

●●●

[N-1]

LUT

Rejestr przesuwający

Logika DA

Akumulator

●

)

]

[

]

[

(























]

[

]

[

Układ kombinacyjny typu LUT

Wyniki eksperymentów dla układów

FIR

Tablica DA

wejścia/wyjści

Komórki LUT

DA bez

dekompozycji

dekompozycją

7/8

11/11

11/12

15/12

136

19/16

279

159

∑

586

344

100

Ponad 40% redukcja zasobów sprzętowych

Implementacja DA

–

co dalej

Jaki jest wpływ

logiki DA na

implementację

całego filtru?

Implementacja całej

struktury filtru

FIR

Struktura

sumatorów

Bez dekompozycji

Z dekompozycją

LCs

max

[MHz]

LCs

max

[MHz]

pipel.

288

51.28

264

53.76

comb.

224

25.25

204

26.60

pipel.

642

47.62

530

52.36

comb.

527

21.05

444

22.03

pipel.

808

38.61

632

41.49

comb.

710

19.27

551

19.61

pipel.

680

47.62

560

47.85

comb.

576

20.62

476

20.96

pipel.

1404

42.74

834

48.31

comb.

1314

22.73

746

22.73

pipel

2624

31.25

1672

38.61

comb.

2533

14.47

1564

20.92

∑

12330

8477

100

Polepszenie wyników

FIR

Liczba komórek

Quartu

Dekompozycja

automatyczna

Dekompozycja

interaktywna

136

279

159

144

586

344

285

100

Ponad 50% redukcja zasobów sprzętowych

ROM

słów

n-bitowy adres

m-bitowe wyjście

Logika kombinacyjna

...

S-box

Podstawieni

Układy kryptograficzne

Hierocrypt – 3 (NESSIE)

TOSHIBA Corp.

27000 komórek

P = 52,6 Mbit/s

WAT + (DEMAIN)

9758 komórek / 48kb EAB

P = 352 Mbit/s

Rogawski M.:

Analysis of implementation of HIEROCRYPT-3 algorithm

(and its comparison to CAMELLIA algorithm)

using Altera devices

Strona Międzynarodowego Stowarzyszenia Badań Kryptologicznych

(IACR), artykuł nr. 2003/258 (http://eprint.iacr.org).

Realizacje Rijndaela – porównanie

przepustowości (Mb/s) dla FLEX 10K200

100

200

300

400

500

600

700

800

TSI/
TUKE

GMU

WU
T

MUT

451

316

248

752

TSI/TUKE – TSI France & Technical
Unversity of Košice, Slovakia

GMU - George Mason Univeristy, USA

MUT – Military University of Technology, Poland

WUT - Warsaw University of Technology,
Poland

WNIOSKI



Komercyjne narzędzia projektowania
nie są doskonałe i nie pozwalają
wykorzystanie wszystkich możliwości
oferowanych przez struktury FPGA



Jedyną możliwością pokonania tych
trudności jest zastosowanie narzędzi
uniwersyteckich

Document Outline

Slide 1
Slide 2
Slide 3
Slide 4
Slide 5
Slide 6
Slide 7
Slide 8
Slide 9
Slide 10
Slide 11
Slide 12
Slide 13
Slide 14
Slide 15
Slide 16
Slide 17
Slide 18
Slide 19
Slide 20
Slide 21
Slide 22
Slide 23
Slide 24
Slide 25
Slide 26
Slide 27
Slide 28
Slide 29
Slide 30
Slide 31
Slide 32
Slide 33
Slide 34
Slide 35
Slide 36
Slide 37