Przykłady opisu układów w języku VHDL (c.d)

entity sumator_jednobitowy is

-- porty wejściowe i wyjściowe:

port ( ai, bi, ci in Bit ;

ci_1,si out Bit );

end sumator;

Sumator równoległy z szeregowym przeniesieniem

entity sumator_n_bit is

generic (N : Integer :=8)

port (A,B in Bit_vector(0 to N-1); c0 in Bit; S out Bit_vector(0 to N-1); cn out Bit);

end entity sumator_n_bit;

architecture sum of sumator_n_bit is

component sumator_jednobitowy

port (ai, bi, ci in Bit ; ci_1,si out Bit);

end component;

signal C : Bit_vector(0 to N);

begin

C(0) <= c0;

-- instrukcja powielania n sumatorów jednobitowych

S_1 : for I in 0 to N-1 generate

SUM_1 : sumator_jednobitowy port map (A(I),B(I),C(I),C(I+1),S(I));

end generate;

cn <= C(N);

end architecture;

---