Elektronika cyfrowa - Opisy: Rodzina Z80











  Wstecz  
Strona główna




Rodzina układów Z80








Z80CPU


+-----+--+-----+
A11 |1 +--+ 40| A10
A12 |2 39| A9
A13 |3 38| A8
A14 |4 37| A7
A15 |5 36| A6
CLK |6 35| A5
D4 |7 34| A4
D3 |8 33| A3
D5 |9 32| A2
D6 |10 Z8400 31| A1
VCC |11 CPU 30| A0
D2 |12 29| GND
D7 |13 28| /RFSH
D0 |14 27| /M1
D1 |15 26| /RESET
/INT |16 25| /BUSREQ
/NMI |17 24| /WAIT
/HALT |18 23| /BUSACK
/MREQ |19 22| /WR
/IORQ |20 21| /RD
+--------------+



Opis wyprowadzeń układu Z80CPU


D0-D7
wejścia-wyjścia trójstanowe (ang. data bus). Dwukierunkowa, 8-bitowa
magistrala danych. D0 oznacza najmniej znaczący bit.


A0-A15
wyjscia trójstanowe (ang. address bus). Jednokierunkowa, 16-bitowa
magistrala adresowa. A0 oznacza nzjmniej znaczący bit.


/BUSREQ
wejscie (ang. bus request). Stan aktywny-niski. Sygnał zwolnienia
przez CPU magistrali danych, adresowej i sterującej. Pojawienie
się stanu niskiego na wejściu /BUSREQ powoduje wprowadzanie
linii danych, adresów i linii sterujących (/MREQ,/IORQ, /RD
i /WR) w stan dużej impedancji. Mikroprocesor bada w ostatnim
takcie każdego cyklu stan sygnału na wejściu /BUSREQ i w
momencie, gdy zmieni się on na wysoki, przejmuje kontrolę nad
magistralami systemu. Sygnał /BUSREQ ma wyższy priorytet niż
sygnał NMI, a stan wejścia sprawdzany jest pod koniec kazdego
cyklu zapisu lub odczytu. Zbyt krótki dostęp CPU do magistrali
systemu może być przyczyną niewłaściwego odświeżania pamięci
dynamicznych RAM.


/BUSACK
wyjście (ang. bus acknowledge). Stan aktywny-niski. Sygnał
potwierdzenia zwolnienia magistrali systemowych. Stan niski na
tym wyjściu oznacza, że magistrala danych, adresowa i sterująca
znajdują się w stanie dużej impedancji.


/HALT
wyjście (ang. halt state). Stan aktywny-niski. Sygnał stanu
zatrzymania mikroprocesora. Stan niski na wyjściu /HALT oznacza,
że Z80 CPU jest w trakcie wykonywania rozkazu HALT. Podczas
zatrzymania mikroprocesor wykonuje rozkaz NOP, dzięi czemu nadal
odświeżane są pamięci dynamiczne.


/INT
wejście (ang. interrupt request). Stan aktywny-niski. Sygnał
zgłoszenia przerwania maskowalnego. Stan na tym wejściu wymuszany
jest przez zewnętrzne układy we-wy. Układy peryferyjne wyposażone
są w wyjścia /INT typu otwarty dren, co umożliwia realizację
funkcji OR. Mikroprocesor sprawdza stan wejścia /INT zawsze
pod koniec realizacji cyklu wykonania rozkazu i jeżeli stan
przerzutnika IFF1 na to zezwala, dokonuje obsługi przerwania.



/IORQ
wyjście trójstanowe (ang. input/output request). Stan aktywny-niski.
Sygnał informujący, że magistralą adresową przesyłany jest ważny
adres układów we-wy. Stan niski sygnału /IORQ i /M1 oznacza
potwierdzenie przyjecia przerwania.


/M1
wyjście (ang. machine cycle one). Stan aktywny-niski. Sygnał
pierwszego cyklu maszynowego. Stany niskie na wyjściach /M1 i
/MREQ oznaczają, że mikroprocesor jest w trakcie pobierania
kodu rozkazu z pamięci. Zmieniajac jednocześnie stany sygnałów
/M1 i /IORQ na niskie, mikroprocesor potwierdza przyjęcie przerwania.



/MREQ
wyjście trójstanowe (ang. memory request). Stan aktywny-niski.
Sygnał używany w operacjach zapisu do pamięci lub odczytu jej
zawartości. Stan niski na tym wejściu oznacza, że na magistrali
adresowej znajduje się aktualny adres komórki pamięci.


/NMI
wejście (ang. non-maskable interrupt). Stan aktywny-niski. Sygnał
zgłoszenia przerwania niemaskowalnego. Przerwanie NMI ma wyżwszy
priorytet niż przerwanie maskowalne. Stan wejścia /NMI badany
jest zawsze pod koniec realizacji cyklu wykonanywania
rozkazu, a przerwanie obsługiwane jest przez CPU bez względu na
stan systemu przerwań. Po przyjęciu przerwania /NMI, Z80CPU
realizuje program obsługi zawarty w pamięci od adresu 0066H.


/RD
wyjście trójstanowe (ang. read). Stan aktywny-niski. Sygnał
odczytu z pamięci lub urządzeń we-wy. Pojawienie się stanu
niskiego na linii /RD powoduje wysłanie na magistralę danych
zawartości komórki pamięci lub rejestru układu we-wy, wybranego
za pomocą sygnałów magistrali adresowej.


/RESET
wejscie (ang. reset). Stan aktywny-niski. Sygnał zerowania układu
Z80CPU. Pojawienie się stanu niskiego na wejściu /RESET przez czas
nie krótszy niz trzy okresy zegara systemowego powoduje:
- wyzerowanie przerzutników przerwań IFF1, IFF2, IMFa, IMFb; ustawienie
systemu pzrerwań mikroprocesora w stan IM0 (ang. interrupt mode 0)

- wyzerowanie licznika rozkazów (PC=0000H),
- wyzerowanie rejestrów R i I.
Podczas trwania stanu niskiego na wejściu /RESET, magistrala danych
i adresowa mikroprocesora wprowadzane są w stan dużej impedancji.
Jednocześnie stany sygnałów na wszystkich wyjściach sterujących są
zmieniane na nieaktywne.


/RFSH
wyjście (ang. refresh). Stan sktywny-niski. Sygnał odświeżania
pamięci dynamicznych RAM. Jednoczesne pojawienie sie stanów
niskich na wyjściach /RFSH i /MREQ oznacza, że na liniach A0-A6
magistrali adresowej znajduje się adres dla układów odswieżania
pamięci (adres odpowiada zawartości rejestru R).


/WAIT
wejście (ang. wait). Stan aktywny-niski. Stan niski na tym
wejściu oznacza, że pamięć lub układy we-wy nie są gotowe do
przesłania danych. Mikroprocesor przedłuża cykl odczytu lub
zapisu nie zmieniając stanu sygnałów na wyjściach do czasu,
gdy stan sygnału /WAIT zmieni się na wysoki. Pozostając w tym
stanie mikroprocesor nie realizuje odświeżania pamięci dynamicznych.



/WR
wyjście trójstanowe (ang. write). Stan aktywny-niski. Sygnał
zapisu danych do pamięci lub układów we-wy. Stan niski na
wyjściu WR sygnalizuje, że na magistrali danych znajduje się
słowo, które powinno być zapisane do pamięci lub układu we-wy
adresowanego liniami A0-A15 magistrali adresowej.


 



Z80PIO


+-----+--+-----+
D2 |1 +--+ 40| D3
D7 |2 39| D4
D6 |3 38| D5
/CE |4 37| /M1
C-/D |5 36| /IORQ
B-/A |6 35| /RD
A7 |7 34| B7
A6 |8 33| B6
A5 |9 32| B5
A4 |10 Z80 31| B4
GND |11 PIO 30| B3
A3 |12 29| B2
A2 |13 28| B1
A1 |14 27| B0
A0 |15 26| VCC
/ASTB |16 25| CLK
/BSTB |17 24| IEI
ARDY |18 23| /INT
D0 |19 22| IEO
D1 |20 21| /BRDY
+--------------+




Opis wyprowadzeń układu Z80PIO


D0-D7


wejścia-wyjścia trójstanowe (ang. data bus). Dwukierunkowa, 8-bitowa magistrala danych, uzywana do przesyłania danych, słów sterujących i wektorów przerwań między CPU a PIO. D0 oznacza najmniej znaczący bit.




B-/A


wejście (nag. port B or port A). Syganł wyboru portu PA lub PB. Niski poziom sygnału na wejściu umożliwia mikroprocesorowi dostęp do portu PA, natomiast wysoki do portu PB.




C-/D


wejście (ang. control or data select). Sygnał wyboru rejestru serującego lub rejestru danych. Wysoki poziom sygnału na tym wejściu podczas wpisywania bajtu informacji powoduje, że PIO interpretuje go jako słowo sterujące, wpisując do rejestru sterującego. Poziom niski sygnału C-/D wskazuje, że aktualnie do rejestru sterującego. Poziom niski sygnału C-/D wskazuje, że aktualnie magistralą są przesyłane dane.




/CE


wejście (ang. chip enable). Stan aktywny-niski. Sygnał wyboru układu. Stan niski na tym wejściu powoduje, że układ przyjmuje dane i słow sterujące z magistrali danych (cykl zapisu) lub przesyła na nią dane z portów PA i PB (cykl odczytu). W prostych systemach mikroprocesorowych wejście /CE może być łączone bezośrednio z jedną z linii A0-A7. W systemach zawierających dużą liczbę układów we-wy, wejście /CE łaczy się z wyjściem dekodera adresów.




CLK


wejście (ang. system clock). Jednofazowy sygnał zegarowy. Z80PIO wykorzystuje sygnał zegarowy mikroprocesora. W zależności od wersji układu maksymalna częstotliwość sygnału zegarowego może wynosić 2,5MHz (Z80 PIO), 4MHz (Z80A PIO), 6MHz (Z80B PIO).




/M1


wejście (ang. machine cycle one). Stan
aktywny-niski. Sygnał pierwszego cyklu maszynowego
CPU. Wykorzystywany jest do kontroli i synchronizacji
operacji wewnątrz PIO. Stany niskie sygnałów /M1 i
/IORQ informują PIO o przyjęciu przez mikroprocesor
zgłoszonego przerwania. Ponadto sygnał /M1 spełnia
dodatkowo dwie funkcje:
- synchronizuje generację przerwań z PIO,
- stan niski sygnału /M1 przy
nieaktywnych sygnałach /RD i /IORQ powoduje
wyzerowanie układu PIO.




/IORQ


wejście (ang. input/output request). Stan
aktywny-niski. Sygnał odczytu lub zapisu do układu
we-wy. Stan niski sygnału /IORQ oznacza, że liniami
magistrali adresowej przesyłany jest adres układu
we-wy. Sygnał /IORQ wraz z sygnałami B-/A, C-/D, /CE i
/RD służy do transmisji danych i słów sterujących
pomiędzy CPU i PIO. Jeżeli aktywne są sygnały /CE, /RD
i /IORQ to port wybrany linią B-/A przesyła dane do
CPU. Odpowiednio, jeżeli aktywne są sygnały /CE i
/IORQ a sygnał /RD nie, to do portu wybranego poprzez
sygnał B-/A wpisywane są dane lub słowo sterujące
(zależnie od stanu linii C-/D). Wykrycie przez PIO
stanów niskich sygnałów /IORQ i /M1 (potwierdzenie
przyjęcia przerwania) powoduje automatycznie wysyłanie
na magistralę danych wektora przerwań pod warunkiem,
że pozwala na to system generacji przerwań.





/RD


wejście (ang. read). Stan aktywny-niski.
Sygnał odczytu z pamięci lub urządzeń we-wy. Sygnał
/RD jest używany wraz z sygnałami B-/A, C-/D, /CE i
/IORQ do przesyłania danych i słów sterujących
pomiędzy mikroprocesorem i PIO.




IEI


wejście (ang. interrupt enable input).
Sygnał zezwolenia na generację przerwania. Wejście to
używane jest do tworzenia łańcucha priorytetu przerwań
w systemach zawierających więcej niż jeden układ (ang.
daisy chain priority interrupt logic). Wysoki poziom
na tym wejściu oznacza, że żaden inny układ o wyższym
priorytecie przerwań nie jest obsługiwany przez
mikroprocesor.




IEO


wyjście (ang. interrupt enable output).
Sygnał zezwolenia na generację przerwania. Sygnał IEO
wraz z sygnałem IEI służy do tworzenia łańcucha
priorytetu przerwań. Sygnał IEO przyjmuje stan wysoki
tylko wtedy, gdy mikroprocesor nie obsługuje
przerwania z układu o wyższym priorytecie.




/INT


wyjście (ang. interrupt). Stan
aktywny-niski. Sygnał zgłoszenia przerwania.




PA0-PA7


trójstanowe wejścia-wyjścia portu PA (ang.
port A bus). PA0 jest najmniej znaczącym bitem portu
PA.




PB0-PB7


trójstanowe wejścia-wyjścia portu PB (ang.
port B bus). PB0 jest najmniej znaczącym bitem portu
PB. Wyjścia te mają zwiększoną obciążalność i
umożliwiają wysterowanie tranzystorów typu Darlington
(1,5mA przy 1,5V).




/ASTB


wejście (ang. port A strobe). Sygnał strobu
dla portu PA. Znaczenie sygnału zależy od trybu pracy
portu.
1. Tryb wyjściowy. Narastajace zbocze
sygnału /ASTB, wysyłane przez urządzenie peryferyjne
do PIO, oznacza potwierdzenie przyjęcia danych.
2. Tryb wejściowy. Sygnał strobu /ASTB
wysyłany jest przez urządzenie peryferyjne w celu
wpisania danych do rejestru wejściowego portu PA.
Wpisanie następuje wtedy, gdy sygnał /ASTB jest
aktywny, tzn. ma wartość logiczną 0.
3. Tryb dwukierunkowy. Stan aktywny
sygnału /ASTB powoduje wpisanie danych do rejestru
wyjściowego portu PA. Pojawienie się narastającego
zbocza sygnału /ASTB oznacza potwierdzenie przyjęcia
danych przez urządzenie peryferyjne.
4. Tryb bitoey. Sygnał /ASTB nie jest
wykorzystywany.





ARDY


wyjście (ang. port A ready). Stan
aktywny-wysoki. Sygnał gotowości poru PA. Znaczenie
sygnału zależy od trybu pracy portu.
1. Tryb wyjściowy. Stan wysoki sygnału
ARDY oznacza, że do rejestru wyjściowego portu PA
zostały wpisane dane, a sygnały PA0-PA7 osiągnęły
stany stabilne.
2. Tryb wejściowy. Sygnał ARDY
przyjmuje stan aktywny (wysoki), jeżeli rejestr
wejściowy portu PA jest pusty i gotowy na przyjęcie
danych z urządzenia peryferyjnego.
3. Tryb dwukierunkowy. Sygnał ARDY
przyjmuje stan aktywny, jeżeli w rejestrze wyjśiowym
portu PA znajdują się dane. Gdy sygnał /ASTB jest w
stanie niskim, to dane są przesyłane na linie PA0-PA7.
4. Tryb bitoey. Sygnał nie jest
wykorzystywany i stale ma wartość logiczną 0.





/BSTB


wejście (ang. port B strobe). Stan
aktywny-niski. Sygnał strobu dla portu PB. Znaczenie
tego sygnału jest identyczne jak sygnału /ASTB z
wyjątkiem funkcji spełnianych w trybie dwukierunkowym.




BRDY


wyjście (ang. port B ready). Stan
aktywny-wysoki. Sygnał gotowości portu PB. Znaczenie
tego sygnału jest takie jak sygnału ARDY z wyjątkiem
funkcji spełnianych w trybie dwukierunkowym.




Z80CTC


+-----+--+-----+
D4 |1 +--+ 28| D3
D5 |2 27| D2
D6 |3 26| D1
D7 |4 25| D0
GND |5 24| VCC
RD |6 23| CLK/TRG0
ZC/TO0|7 22| CLK/TRG1
ZC/TO1|8 21| CLK/TRG2
ZC/TO2|9 20| CLK/TRG3
/IORQ |10 Z80 19| CS1
IEO |11 CTC 18| CS0
/INT |12 17| /RESET
IEI |13 16| /CE
/M1 |14 15| CLK
+--------------+



Opis wyprowadzeń układu Z80CTC


D0-D7
wejścia-wyjścia trójstanowe (ang. data bus). Dwukierunkowa, 8-bitowa
magistrala danych, używana do przesyłania danych, słów sterujących
i wektorów przerwań między CPU a CTC. D0 oznacza najmniej znaczący
bit.


/CE
wejście (ang. chip enable). Stan aktywny-niski. Sygnał wyboru układu.
Stan niski na tym wejściu powoduje, że układ przyjmuje dane i słowa
sterujące z magistrali danych (cykl zapisu) lub przesyła na nią odczyty
z liczników (cykl odczytu). W prostych systemach mikroprocesorowych
wejście /CE może być łączone bezośrednio z jedną z linii A0-A7. W
systemach zawierających dużą liczbę układów we-wy, wejście /CE łaczy
się z wyjściem dekodera adresów.


CS0-CS1
wejście (ang. channel select). Sygnały wybierające kanał podczas
operacji zapisu i odczytu.


IEI
wejście (ang. interrupt enable input). Sygnał zezwolenia na generację
przerwania. Wejście to używane jest do tworzenia łańcucha priorytetu
przerwań w systemach zawierających więcej niż jeden układ (ang. daisy
chain priority interrupt logic). Wysoki poziom na tym wejściu oznacza,
że żaden inny układ o wyższym priorytecie przerwań nie jest obsługiwany
przez mikroprocesor.


IEO
wyjście (ang. interrupt enable output). Sygnał zezwolenia na generację
przerwania. Sygnał IEO wraz z sygnałem IEI służy do tworzenia łańcucha
priorytetu przerwań. Sygnał IEO przyjmuje stan wysoki tylko wtedy,
gdy mikroprocesor nie obsługuje przerwania z układu o wyższym priorytecie.


/INT
wyjście (ang. interrupt). Stan aktywny-niski. Sygnał zgłoszenia
przerwania.


/RD
wejście (ang. read). Stan aktywny-niski. Sygnał odczytu z pamięci
lub urządzeń we-wy. Sygnał /RD jest używany wraz z sygnałami B-/A,
C-/D, /CE i /IORQ do przesyłania danych i słów sterujących pomiędzy
mikroprocesorem i CTC.


/IORQ
wejście (ang. input/output request). Stan aktywny-niski. Sygnał
odczytu lub zapisu do układu we-wy. Stan niski sygnału /IORQ oznacza,
że liniami magistrali adresowej przesyłany jest adres układu we-wy.
Sygnał /IORQ, /CE i /RD służy do transmisji danych i słów sterujących
pomiędzy CPU i CTC. Jeżeli aktywne są sygnały /CE, /RD i /IORQ uklad
CTC przesyła dane do CPU. Odpowiednio, jeżeli aktywne są sygnały /CE
i /IORQ a sygnał /RD nie, to do CTC wpisywane jest słowo sterujące.
Wykrycie przez CTC stanów niskich sygnałów /IORQ i /M1 (potwierdzenie
przyjęcia przerwania) powoduje automatycznie wysyłanie na magistralę
danych wektora przerwań pod warunkiem, że pozwala na to system generacji
przerwań.


/M1
wejście (ang. machine cycle one). Stan aktywny-niski. Sygnał pierwszego
cyklu maszynowego CPU. Stany niskie sygnałów /M1 i /IORQ informują
CTC o przyjęciu przez mikroprocesor zgłoszonego przerwania. CLK -
wejście (ang. system clock). Jednofazowy sygnał zegarowy. Z80CTC wykorzystuje
sygnał zegarowy mikroprocesora. W zależności od wersji układu maksymalna
częstotliwość sygnału zegarowego może wynosić 2,5MHz (Z80 CTC), 4MHz
(Z80A CTC), 6MHz (Z80B CTC).


/RESET
wejście (ang. reset). Stan aktywny-niski. Sygnał zerowania układu
CTC. Pojawienie się aktywnego stanu sygnału /RESET powoduje: 1. zablokowanie
systemu generacji przerwań, 2. ustawienie nieaktywnych stanów na wyjściach
ZC/TO i /INT oraz stanu wyjścia IEO w stan w jakim znajduje się aktualnie
sygnał IEI, 3. zmianę stanu linii D0-D7 układu CTC w stan dużej impedancji.



CLK/TRG0-CLK/TRG3
wejścia (ang. external clock/timer trigger). Aktywny stan wybierany
jest programowo jako wysoki lub niski. Sygnał zegara zewnętrznego
lub impulsów wyzwalających (kanał 0, 1, 2, 3). Zmiana stanu na tym
wejściu z nieaktywnego w aktywny powoduje: 1. w trybie licznikowym
zliczanie wstecz, 2. w trybie czasowym rozpoczęcie pomiaru czasu.


ZC/TO0-ZC/TO2
wyjścia (ang. zero count/timeout). Stan aktywny-wysoki. Sygnał
ten informuje o uzyskaniu przez licznik stanu zerowego (kanały 0,1,2).




Z80SIO


Z80SIO/0 - brak wejścia-wyjścia /SYNCB
Z80SIO/1 - brak wyjścia /DTRB
Z80SIO/2 - połączenie wejść RxCB i TxCB


+-----+--+-----+
D1 |1 +--+ 40| D0
D3 |2 39| D2
D5 |3 38| D4
D7 |4 37| D6
/INT |5 36| /IORQ
IEI |6 35| /CE
IEO |7 34| B-/A
/M1 |8 33| C-/D
VCC |9 32| /RD
/W-RDYA |10 Z80 31| GND
/SYNCA |11 SIO/0 30| /W-RDYB
RxDA |12 29| /SYNCB
/RxCA |13 28| RxDB
/TxCA |14 27| /RxTxCB
TxDA |15 26| TxDB
/DTRA |16 25| /DTRB
/RTSA |17 24| /RTSB
/CTSA |18 23| /CTSB
/DCDA |19 22| /DCDB
CLK |20 21| /RESET
+--------------+

+-----+--+-----+
D1 |1 +--+ 40| D0
D3 |2 39| D2
D5 |3 38| D4
D7 |4 37| D6
/INT |5 36| /IORQ
IEI |6 35| /CE
IEO |7 34| B-/A
/M1 |8 33| C-/D
VCC |9 32| /RD
/W-RDYA |10 Z80 31| GND
/SYNCA |11 SIO/1 30| /W-RDYB
RxDA |12 29| /SYNCB
/RxCA |13 28| RxDB
/TxCA |14 27| /RxCB
TxDA |15 26| /TxCB
/DTRA |16 25| TxDB
/RTSA |17 24| /RTSB
/CTSA |18 23| /CTSB
/DCDA |19 22| /DCDB
CLK |20 21| /RESET
+--------------+

+-----+--+-----+
D1 |1 +--+ 40| D0
D3 |2 39| D2
D5 |3 38| D4
D7 |4 37| D6
/INT |5 36| /IORQ
IEI |6 35| /CE
IEO |7 34| B-/A
/M1 |8 33| C-/D
VCC |9 32| /RD
/W-RDYA |10 Z80 31| GND
/SYNCA |11 SIO/2 30| /W-RDYB
RxDA |12 29| /RxDB
/RxCA |13 28| /RxCB
/TxCA |14 27| /TxCB
TxDA |15 26| TxDB
/DTRA |16 25| /DTRB
/RTSA |17 24| /RTSB
/CTSA |18 23| /CTSB
/DCDA |19 22| /DCDB
CLK |20 21| /RESET
+--------------+





Opis wyprowadzeń układu Z80SIO


D0-D7
wejścia-wyjścia trójstanowe (ang. data bus). Dwukierunkowa, 8-bitowa magistrala danych, uzywana do przesyłania danych, słów sterujących i wektorów przerwań między CPU a SIO. D0 oznacza najmniej znaczący bit.


B-/A
wejście (nag. channel B or channel A). Wybór kanału. Niski poziom sygnału na wejściu umożliwia odczyt i zapis do rejestrów kanału A. Stan wysoki pozwala na dostęp do rejestrów kanału B. Najczęściej wejście B-/A łączone jest z linią A0 mikroprocesora.



C-/D
wejście (ang. control or data select). Sygnał wyboru rejestru serującego lub rejestru danych. Wysoki poziom sygnału na tym wejściu podczas wpisywania bajtu informacji powoduje, że SIO interpretuje go jako słowo sterujące, wpisując do rejestru sterującego. Poziom niski sygnału C-/D wskazuje, że aktualnie magistralą są przesyłane dane. Wejście to zwykle łączone jest z linią A1 mikroprocesora.



/CE
wejście (ang. chip enable). Stan aktywny-niski. Sygnał wyboru układu. Stan niski na tym wejściu powoduje, że układ przyjmuje dane i słowa sterujące z magistrali danych (cykl zapisu) lub przesyła na nią dane z kanałów A i B (cykl odczytu). W prostych systemach mikroprocesorowych wejście /CE może być łączone bezośrednio z jedną z linii A2-A7. W systemach zawierających dużą liczbę układów we-wy, wejście /CE łaczy się z wyjściem dekodera adresów.


CLK
wejście (ang. system clock). Jednofazowy sygnał zegarowy. Z80SIO wykorzystuje sygnał zegarowy mikroprocesora. W zależności od wersji układu maksymalna częstotliwość sygnału zegarowego może wynosić 2,5MHz (Z80 SIO), 4MHz (Z80A SIO), 6MHz (Z80B SIO).


/M1
wejście (ang. machine cycle one). Stan aktywny-niski. Sygnał pierwszego cyklu maszynowego CPU. Wykorzystywany jest do kontroli i synchronizacji operacji wewnątrz SIO. Stany niskie sygnałów /M1 i /IORQ informują SIO o przyjęciu przez mikroprocesor zgłoszonego przerwania.


/IORQ
wejście (ang. input/output request). Stan aktywny-niski. Sygnał odczytu lub zapisu do układu we-wy. Stan niski sygnału /IORQ oznacza, że liniami magistrali adresowej przesyłany jest adres układu we-wy. Sygnał /IORQ wraz z sygnałami B-/A, C-/D, /CE i /RD służy do transmisji danych i słów sterujących pomiędzy CPU i SIO. Jeżeli aktywne są sygnały /CE, /RD i /IORQ to kanał wybrany linią B-/A przesyła dane do CPU. Odpowiednio, jeżeli aktywne są sygnały /CE i /IORQ a sygnał /RD nie, to do kanału wybranego poprzez sygnał B-/A wpisywane są dane lub słowo sterujące (zależnie od stanu linii C-/D). Wykrycie przez SIO stanów niskich sygnałów /IORQ i /M1 (potwierdzenie przyjęcia przerwania) powoduje automatycznie wysyłanie na magistralę danych wektora przerwań pod warunkiem, że pozwala na to system generacji przerwań.


/RD
wejście (ang. read). Stan aktywny-niski. Sygnał odczytu z pamięci lub urządzeń we-wy. Sygnał /RD jest używany wraz z sygnałami B-/A, C-/D, /CE i /IORQ do przesyłania danych i słów sterujących pomiędzy mikroprocesorem i SIO.


IEI
wejście (ang. interrupt enable input). Sygnał zezwolenia na generację przerwania. Wejście to używane jest do tworzenia łańcucha priorytetu przerwań w systemach zawierających więcej niż jeden układ (ang. daisy chain priority interrupt logic). Wysoki poziom na tym wejściu oznacza, że żaden inny układ o wyższym priorytecie przerwań nie jest obsługiwany przez mikroprocesor.


IEO
wyjście (ang. interrupt enable output). Sygnał zezwolenia na generację przerwania. Sygnał IEO wraz z sygnałem IEI służy do tworzenia łańcucha priorytetu przerwań. Sygnał IEO przyjmuje stan wysoki tylko wtedy, gdy mikroprocesor nie obsługuje przerwania z układu o wyższym priorytecie.


/INT
wyjście, otwarty dren (ang. interrupt request). Stan aktywny-niski. Sygnał zgłoszenia przerwania.


/DCDA, /DCDB
wejścia (ang. data carrier detect). Sygnał gotowości do nadawania danych do układu SIO. Stan aktywny niski. Układ Z80 SIO może być zaprogramowany tak (tryb auto), że stan niski na wejściu /DCDA lub DCDB powoduje odblokowanie odbiornika odpowiedniego kanału. Jeżeli tryb auto nie jest wykorzystywany,, to funkcja sygnału zależy od użytkownika. Stan sygnału /DCD jest negacją stanu bitu D3 odpowiedniego rejestru RR0. Sygnały /DCDA i /DCDB podane są na wejścia przerzutników Schmitta. /DTRA, /DTRB - wyjścia (ang. data terminal ready). Sygnał gotowości do odbioru danych przez układ SIO. Stan aktywny niski. Stan sygnału na wyjściu /DTRA (/DTRB) jest negacją stanu bitu D7 rejestru WR5 kanału A (B)


RxDA, RxDB
wejście (ang. recive data). Sygnał danych odbieranych. Stan aktywny wysoki.


/RESET
wejście (ang. reset). Sygnał zerowania układu. Stan aktywny niski. Powoduje on: zaprzestanie odbioru i nadawania, zmianę sygnałów na wyjściach TxD, /RTS i /DTR na wysoki, zablokowanie przerwań. Po wyzerowaniu wszystkie rejestryukładu Z80SIO wymagają ponownego zaprogramowania.


/RTSA, /RTSB
wyjścia (ang. request to send). Sygnał żądania rozpoczęcia nadawania. Stan aktywny niski. Zmiana stanu bitu 1 rejestru WR5 na wysoki powoduje zmianę stanu sygnału /RTS odpowiedniego kanału na niski. Jeżeli stan tego bitu zostanie zmieniony na niski podczas transmisji asynchronicznej, to po opróżnieniu bufora nadajnika sygnał /RTS zmieni swój stan na wysoki. Podczas pracy w trybie synchronicznym stan sygnału na wyjściu /RTS ściśle odpowiada stanowi bitu D1 rejestru WR5 danego kanału.

/SYNCA, /SYNCB
wejścia-wyjścia (ang. synchronization). Sygnał synchronizacji. Stan aktywny niski. Podczas asynchronicznego odbioru wejścia /SYNCA i /SYNCB pełnią rolę zbliżoną do roli wejść /CTS i /DCD - mikroprocesor może odczytac ich stan z rejestru RR0 (bit4). W synchronicznym trybie pracy wejścia /SYNCA i /SYNCB mogą być wykorzystywane do synchronizowania odbioru danych. W tym wypadku sygnał na wejściu /SYNC zmienia swój stan z wysokiego na niski podczas trwania drugiego narastającego zbocza sygnału RxC po odebraniu ostatniego bitu znaku synchronizacji. Zmiana stanu sygnału /SYNC oznacza zerwanie łączności lub zakończenie wymiany informacji. W czasie pracy w trybie synchronicznym nie wykorzystującym tej właściwości wyprowadzenia /SYNCA i /SYNCB pełnia rolę wyjść sygnałów, które zmieniają stany na niskie w momencie, gdy przesyłane są znaki synchronizacji.


/TxCA, /TxCB
wejścia (ang. transmitter clocks). Sygnały zegarowe nadajników. Zmiany sygnału na wyjściu TxD odbywają się w czasie trwania opadajacego zbocza sygnału TxC. Transmisja może odbywać się z prędkością równą 1 bit x fc, 1 bit x fc/16, 1 bit x fc/32, 1 bit x fc/64, gdzie fc jest częstotliwością sygnału TxC. Dla każdego kanału dzielnik częstotliwości odbioru i nadawania jest taki sam - inne mogą być częstotliwości sygnałów na wejściach TxCA i TxCB. Sygnały te mogą być wytwarzane przez układ Z80CTC (wyjścia ZC/TO). Sygnały TxCA i TxCB podane są na wejścia przerzutników Schmitta.


TxDA, TxDB
wyjścia (ang. transmit data). Sygnały danych nadawanych.


/W-RDYA, /W-RDYB
wyjścia typu otwarty dren (ang. wait/ready A). Stan aktywny niski. Sygnały gotowości. Wyjścia mogą być zaprogramowane tak, żeby generowały sygnały /WAIT spowalniające pracę mikroprocesora. Drugi sposób wykorzystania wyjść /W-RDY polega na generacji impulsów /READY do układu Z80DMA. Po wyzerowaniu układu SIO wyjścia /W-RDY przystosowane są do pracy jako linie /WAIT.




Z80DART

Układ Z80DART realizuje podzbiór funkcji układu
Z80SIO. Jego zaletą jest niższa cena niż Z80SIO.

+-----+--+-----+
D1 |1 +--+ 40| D0
D3 |2 39| D2
D5 |3 38| D4
D7 |4 37| D6
/INT |5 36| /IORQ
IEI |6 35| /CE
IEO |7 34| B-/A
/M1 |8 33| C-/D
VCC |9 32| /RD
/W-RDYA |10 Z80 31| GND
/RIA |11 SIO/0 30| /W-RDYB
RxDA |12 29| /RIB
/RxCA |13 28| RxDB
/TxCA |14 27| /RxTxCB
TxDA |15 26| TxDB
/DTRA |16 25| /DTRB
/RTSA |17 24| /RTSB
/CTSA |18 23| /CTSB
/DCDA |19 22| /DCDB
CLK |20 21| /RESET
+--------------+




Opis wyprowadzeń układu Z80DART


D0-D7
wejścia-wyjścia trójstanowe (ang. data bus). Dwukierunkowa, 8-bitowa magistrala danych, uzywana do przesyłania danych, słów sterujących i wektorów przerwań między CPU a DART. D0 oznacza najmniej znaczący bit.


B-/A
wejście (nag. channel B or channel A). Wybór kanału. Niski poziom sygnału na wejściu umożliwia odczyt i zapis do rejestrów kanału A. Stan wysoki pozwala na dostęp do rejestrów kanału B. Najczęściej wejście B-/A łączone jest z linią A0 mikroprocesora.



C-/D
wejście (ang. control or data select). Sygnał wyboru rejestru serującego lub rejestru danych. Wysoki poziom sygnału na tym wejściu podczas wpisywania bajtu informacji powoduje, że DART interpretuje go jako słowo sterujące, wpisując do rejestru sterującego. Poziom niski sygnału C-/D wskazuje, że aktualnie magistralą są przesyłane dane. Wejście to zwykle łączone jest z linią A1 mikroprocesora.



/CE
wejście (ang. chip enable). Stan aktywny-niski. Sygnał wyboru układu. Stan niski na tym wejściu powoduje, że układ przyjmuje dane i słowa sterujące z magistrali danych (cykl zapisu) lub przesyła na nią dane z kanałów A i B (cykl odczytu). W prostych systemach mikroprocesorowych wejście /CE może być łączone bezośrednio z jedną z linii A2-A7. W systemach zawierających dużą liczbę układów we-wy, wejście /CE łaczy się z wyjściem dekodera adresów.


CLK
wejście (ang. system clock). Jednofazowy sygnał zegarowy. Z80DART wykorzystuje sygnał zegarowy mikroprocesora. W zależności od wersji układu maksymalna częstotliwość sygnału zegarowego może wynosić 2,5MHz (Z80 DART), 4MHz (Z80A DART), 6MHz (Z80B DART).


/M1
wejście (ang. machine cycle one). Stan aktywny-niski. Sygnał pierwszego cyklu maszynowego CPU. Wykorzystywany jest do kontroli i synchronizacji operacji wewnątrz DART. Stany niskie sygnałów /M1 i /IORQ informują SIO o przyjęciu przez mikroprocesor zgłoszonego przerwania.


/IORQ
wejście (ang. input/output request). Stan aktywny-niski. Sygnał odczytu lub zapisu do układu we-wy. Stan niski sygnału /IORQ oznacza, że liniami magistrali adresowej przesyłany jest adres układu we-wy. Sygnał /IORQ wraz z sygnałami B-/A, C-/D, /CE i /RD służy do transmisji danych i słów sterujących pomiędzy CPU i DART. Jeżeli aktywne są sygnały /CE, /RD i /IORQ to kanał wybrany linią B-/A przesyła dane do CPU. Odpowiednio, jeżeli aktywne są sygnały /CE i /IORQ a sygnał /RD nie, to do kanału wybranego poprzez sygnał B-/A wpisywane są dane lub słowo sterujące (zależnie od stanu linii C-/D). Wykrycie przez DART stanów niskich sygnałów /IORQ i /M1 (potwierdzenie przyjęcia przerwania) powoduje automatycznie wysyłanie na magistralę danych wektora przerwań pod warunkiem, że pozwala na to system generacji przerwań.


/RD
wejście (ang. read). Stan aktywny-niski. Sygnał odczytu z pamięci lub urządzeń we-wy. Sygnał /RD jest używany wraz z sygnałami B-/A, C-/D, /CE i /IORQ do przesyłania danych i słów sterujących pomiędzy mikroprocesorem i DART.


IEI
wejście (ang. interrupt enable input). Sygnał zezwolenia na generację przerwania. Wejście to używane jest do tworzenia łańcucha priorytetu przerwań w systemach zawierających więcej niż jeden układ (ang. daisy chain priority interrupt logic). Wysoki poziom na tym wejściu oznacza, że żaden inny układ o wyższym priorytecie przerwań nie jest obsługiwany przez mikroprocesor.


IEO
wyjście (ang. interrupt enable output). Sygnał zezwolenia na generację przerwania. Sygnał IEO wraz z sygnałem IEI służy do tworzenia łańcucha priorytetu przerwań. Sygnał IEO przyjmuje stan wysoki tylko wtedy, gdy mikroprocesor nie obsługuje przerwania z układu o wyższym priorytecie.


/INT
wyjście, otwarty dren (ang. interrupt request). Stan aktywny-niski. Sygnał zgłoszenia przerwania.


/DCDA, /DCDB
wejścia (ang. data carrier detect). Sygnał gotowości do nadawania danych do układu DART. Stan aktywny niski. Układ Z80 DART może być zaprogramowany tak (tryb auto), że stan niski na wejściu /DCDA lub DCDB powoduje odblokowanie odbiornika odpowiedniego kanału. Jeżeli tryb auto nie jest wykorzystywany,, to funkcja sygnału zależy od użytkownika. Stan sygnału /DCD jest negacją stanu bitu D3 odpowiedniego rejestru RR0. Sygnały /DCDA i /DCDB podane są na wejścia przerzutników Schmitta. /DTRA, /DTRB - wyjścia (ang. data terminal ready). Sygnał gotowości do odbioru danych przez układ DART. Stan aktywny niski. Stan sygnału na wyjściu /DTRA (/DTRB) jest negacją stanu bitu D7 rejestru WR5 kanału A (B).


RxDA, RxDB
wejście (ang. recive data). Sygnał danych odbieranych. Stan aktywny wysoki.


/RESET
wejście (ang. reset). Sygnał zerowania układu. Stan aktywny niski. Powoduje on: zaprzestanie odbioru i nadawania, zmianę sygnałów na wyjściach TxD, /RTS i /DTR na wysoki, zablokowanie przerwań. Po wyzerowaniu wszystkie rejestryukładu Z80DART wymagają ponownego zaprogramowania.


/RTSA, /RTSB
wyjścia (ang. request to send). Sygnał żądania rozpoczęcia nadawania. Stan aktywny niski. Zmiana stanu bitu 1 rejestru WR5 na wysoki powoduje zmianę stanu sygnału /RTS odpowiedniego kanału na niski. Jeżeli stan tego bitu zostanie zmieniony na niski podczas transmisji asynchronicznej, to po opróżnieniu bufora nadajnika sygnał /RTS zmieni swój stan na wysoki. Podczas pracy w trybie synchronicznym stan sygnału na wyjściu /RTS ściśle odpowiada stanowi bitu D1 rejestru WR5 danego kanału.

/RIA, /RIB
wejscia (ang. ring indicator). Sygnały poczatku transmisji. Stan aktywny niski. Wejście /RI spełnia rolę podobną do wejść /CTS i /DCD i służy do zainicjowania transmisji. Układ Z80DART może byc tak zaprogramowany, aby generował przerwanie na skutek zmiany stanu sygnału /RI.


/TxCA, /TxCB
wejścia (ang. transmitter clocks). Sygnały zegarowe nadajników. Zmiany sygnału na wyjściu TxD odbywają się w czasie trwania opadajacego zbocza sygnału TxC. Transmisja może odbywać się z prędkością równą 1 bit x fc, 1 bit x fc/16, 1 bit x fc/32, 1 bit x fc/64, gdzie fc jest częstotliwością sygnału TxC. Dla każdego kanału dzielnik częstotliwości odbioru i nadawania jest taki sam - inne mogą być częstotliwości sygnałów na wejściach TxCA i TxCB. Sygnały te mogą być wytwarzane przez układ Z80CTC (wyjścia ZC/TO). Sygnały TxCA i TxCB podane są na wejścia przerzutników Schmitta.


TxDA, TxDB
wyjścia (ang. transmit data). Sygnały danych nadawanych.


/W-RDYA, /W-RDYB
wyjścia typu otwarty dren (ang. wait/ready A). Stan aktywny niski. Sygnały gotowości. Wyjścia mogą być zaprogramowane tak, żeby generowały sygnały /WAIT spowalniające pracę mikroprocesora. Drugi sposób wykorzystania wyjść /W-RDY polega na generacji impulsów /READY do układu Z80DMA. Po wyzerowaniu układu DART wyjścia /W-RDY przystosowane są do pracy jako linie /WAIT.




Informacje tu zamieszczone częściowo pochodzą z książki: Konrad Fedyna i Marek Mizeracki "Układy
mikroprocesorowe Z80"









  Wstecz  

Strona główna