Opracowanie: M. Sawicki – przy opracowaniu wykorzystano pracę dyplomową „Pomocnicze urządzenia elektroniki” –
T. Bogus IVrk TK Olsztyn 1997.
Instrukcja ćwiczenia: wersja 4godz
BADANIE PĘTLI SYNCHRONIZACJI FAZOWEJ PLL
2
Informacje ogólne o pętli synchronizacji fazowej
Synchronizm polega na zbieżności w czasie dwu lub więcej zjawisk, procesów, czynności itp. W odniesieniu do procesów okresowych synchronizm oznacza równość ich częstotliwości lub wielokrotności częstotliwości oraz ustalone związki między fazami początkowymi. Po osiągnięciu synchronizmu różne wzajemnie powiązane obiekty pracują we wspólnym rytmie. W telekomunikacji zjawisko synchronizmu wykorzystuje się do demodulacji, zwłaszcza sygnałów zmodulowanych fazowo lub częstotliwościowo, w syntezach częstotliwości, w układach automatycznego dostrajania, w układach odchylania odbiorników telewizyjnych i inne.
Układem umożliwiającym synchronizację dwóch sygnałów elektrycznych jest pętla synchronizacji fazy (ang. PLL-Phase–Locked Loop), zwana pętlą fazową. Pętla fazowa składa się z trzech podstawowych elementów (rys.1): detektora fazy, filtra pętlowego i generatora przestrajanego napięciem (ang. Voltage Controlled Oscilator - VCO).
Pętla fazowa jest układem automatycznej regulacji, w którym sygnał lokalnego generatora (VCO) śledzi fazę sygnału wejściowego fwe (VXO). Brak zgodności faz tych sygnałów powoduje pojawienie się na wyjściu filtrudetektora fazy sygnału błędu, który zmienia częstotliwość i fazę lokalnego generatora VCO tak, aby przywrócić synchronizm czyli w synchronizmie fwe=fvco.
Wyjścia z pętli mogą być w różnych punktach obwodu w zależności od zastosowania PLL
Najprostszym (praktycznie używanym) detektorem fazy jest detektor cyfrowy w postaci bramki XOR (rys. 2).
Detektor ten wymaga doprowadzenia na wejścia sygnałów o wypełnieniu 50% (napięcie błędu zależy od wypełnienia). Na wyjściu tego detektora zawsze wytwarzany jest przebieg zmienny, który musi być filtrowany przez filtr wchodzący w skład pętli. Wobec tego w pętli fazowej z takim detektorem musi znajdować się filtr dolnoprzepustowy, który wygładza skokowe zmiany napięcia na wyjściu układu logicznego. Zawsze jednak w takiej pętli powstaną resztkowe tętnienia powodujące okresowe zmiany fazy.
Detektory fazy mogą być również wykonane w postaci analogowej jako czteroćwiartkowy układ mnożący, zwany również mieszaczem zrównoważonym.
Drugim rodzajem detektorów fazy (stosowane tylko do sygnałów cyfrowych) są układy reagujące na przesunięcie zboczy sygnałów wejściowych. W detektorach takich układ komparacji fazy wytwarza tzw. impulsy wyprzedzenia lub opóźnienia, zależnie od tego, czy zbocze sygnału wejściowego pojawiło się odpowiednio przed sygnałem z VCO, czy też po nim. Wartość napięcia sygnału wyjściowego tych detektorów fazy nie zależy od współczynnika wypełnienia fal prostokątnych, doprowadzonych do wejść detektora.
Rys. 2.
Detektor fazy wykonany przy użyciu bramki XOR oraz filtru dolnoprzepustowego RC: a) schemat układu; b) zależność uf od różnicy faz n sygnałów na wejściu detektora; c) zależności czasowe w układzie detektora z bramką XOR.
uwe
- sygnał, którego fazę chwilową śledzi pętla (sygnał wzorcowy);
upor - sygnał porównywany z wzorcowym;
ud
- sygnał błędu na wyjściu detektora fazy;
uf
- sygnał ud uśredniony przez FDP (wykorzystywany do sterowania VCO).
3
Powszechnym zastosowaniem PLL jest synteza częstotliwości. Syntezery częstotliwości są generatorami przebiegów, w których sygnał wyjściowy o dowolnej częstotliwości jest tworzony z wysokostabilnej, stałej częstotliwości wzorcowej, generowanej najczęściej w oscylatorach kwarcowych(VXO). Najmniejszą odległość między poszczególnymi uzyskanymi na wyjściu syntezera częstotliwościami nazywamy krokiem syntezy. Krok syntezy wyznacza częstotliwość generatora (VXO) podłączonego do wejścia detektora fazy.
Syntezer z dzielnikiem pętlowym.
Najprostszym syntezerem, zwanym również preskalerem jest układ pętli fazowej z dzielnikiem w pętli sprzężenia zwrotnego, pokazany na rysunku 3.
Rys. 3. Syntezer z dzielnikiem pętlowym: fwe- sygnał o częstotliwość generatora wzorcowego; N- współczynnik podziału.
Układ pokazany na rys.3 pełni funkcję powielacza częstotliwości fwe. Ten ogólny schemat blokowy oddaje zasadniczą ideę konstrukcyjną syntezerów z PLL. W stanie synchronizmu mamy:
f
f
wy
=
oraz na wyjściu: f
= f × N
por
N
wy
we
Opis modelu PLL
Dane techniczne modelu:
- Zasilanie symetryczne ±15V dołączane z zewnętrznego zasilacza.
- Sygnały wejściowe dla układu detektora fazy – TTL.
- Sygnał wejściowy dla modulatora FM analogowy - <100mV.
- Optyczna sygnalizacja synchronizmu pętli.
Aby wykorzystać w pełni własności pętli PLL w badany model zostały wbudowane układy pomocnicze:
- modulator częstotliwości FM,
- 8-bitowy dzielnik częstotliwości.
Blokowy schemat modelu przedstawiono na rys.2
Opis oznaczeń na schemacie blokowym:
WE1- wejście sygnału m.cz. na modulator FM
WE2- wejście sygnału o częstotliwości wejściowej
fWE (VXO)
WY3- wyjście sygnału generatora przestrajanego
napięciem fVCO (VCO)
WY4- wyjście sygnału z filtra pętlowego po
układach komparacji (napięcie sterujące dla
VCO)
WY5- wyjście sygnału z filtra pętlowego
WY6- wyjście sygnału z filtra pętlowego UFDP3 (nie
używane w ćwiczeniu)
SYN.- sygnalizacja zsynchronizowania się pętli
ON- sygnalizacja obecności napięć zasilających
P1 - Przełącznik stałej czasowej FDP
4
P1–0 –odłączony kondensator C=100n w filtrze pętlowym (zmniejszona stała czasowa) P1-1 - załączony kondensator C=100n w filtrze pętlowym (zwiększona stała czasowa) P2 – Włącznik modulatora FM
P2–0 – odłączony modulator FM
P2-1 – załączony modulator FM
P3 – Włącznik programowanego dzielnika częstotliwości dla syntezy
P3–0- załączona synteza częstotliwości
P3-1 – odłączona synteza częstotliwości
CN–1 – wejście programowania dzielnika częstotliwości (8 bitów, +15V, masa) rys.2.Schemat blokowy modelu.
Opis schematu ideowego.
Układ US1 pełni funkcję detektora fazy. Dla odseparowania we2 od detektora zastosowano wtórnik emiterowy na T1. Na wyjściu detektora (pin 13) zastosowano filtr dolnoprzepustowy RLC. Dla zapewnienia właściwego napięcia sterującego generatorem VCO (US5 – pin5) zbudowano wzmacniacze stałoprądowe na tranzystorach T4,T6. Wzmacniacze operacyjne pracują w układach komparatorów dla zapewnienia sygnalizacji synchronizmu PLL i wyraźnego zrywania synchronizmu poza obszarem trzymania (uzyskanie stromości charakterystyki poza zakresem trzymania. Wtórnik emiterowy na T2 odseparowuje wyjście VCO od detektora fazy i dzielnika częstotliwości (US3).
Układ US2 pracuje jako modulator częstotliwości o częstotliwości nośnej około 300kHz a tranzystor na jego wejściu separuje modulator od generatora zewnętrznego modulującego.
Przybliżona (idealizowana) charakterystyka regulacji PLL.
F3,F1 – częstotliwości chwytania
F2,F4 – częstotliwości trzymania
F3-F1 – zakres chwytania
F2-F4 – zakres trzymania
Literatura pomocnicza:
- Radioelektronika dla praktyków- T.Masewicz
- Urządzenia radiowe- H.Chaciński
Instrukcja ćwiczenia
Cel ćwiczenia możesz uznać za osiągnięty jeśli:
-
Znasz schemat blokowy PLL, jej działanie i przeznaczenie bloków
-
Potrafisz narysować schemat blokowy demodulatora FM i syntezera częstotliwości z wykorzystaniem PLL
-
Rozumiesz schemat ideowy modelu i potrafisz lokalizować zasadnicze bloki i elementy na schemacie oraz wyjaśnić ich przeznaczenie
-
Umiesz pokazać drogę różnych sygnałów na schemacie ideowym
-
Potrafisz wyjaśnić działanie demodulatora FM i syntezy częstotliwości
-
Umiesz dokonać pomiaru m/innymi: zakresu trzymania PLL, zrealizować demodulację FM i syntezę częstotliwości z dowolnym krokiem (bez instrukcji ćwiczenia) mając do dyspozycji schemat ideowy i wybraną przez siebie aparaturę pomiarową
-
Potrafisz diagnozować usterki w układach PLL i tworzyć algorytm naprawy i sprawdzeń (projekt realizacji prac)
Jeśli posiadłeś opisane umiejętności to jesteś bardzo dobry z PLL i możesz spokojnie zdawać egzamin na tytuł technika.
Informacje ogólne o pomiarach:
- należy dołączyć tylko te przyrządy, które są niezbędne do wykonania danego punktu ćwiczenia.
- ponieważ model nie posiada wewnętrznego zasilacza należy go zasilić poprzez symetryzator zasilania z zewnętrznego zasilacza.
1. Wyznaczanie charakterystyk regulacji układu PLL
Założenia:
Przyrządy pomiarowe:
- oscyloskop - częstościomierz zewnętrzny
- woltomierz DC
- generator TTL z częstościomierzem,
zasilacz,
symetryzator napięcia
trójnik
BNC przewody pomiarowe.
Opis pomiaru:
Przygotować model do badań:
- Wyłączyć modulator FM
- Wyłączyć syntezę
- Filtr pętlowy ze zwiększoną stałą czasową
Na wejście detektora fazy należy podać generator TTL (fwe).
Częstościomierz zewnętrzny i oscyloskop należy dołączyć do wyjścia VCO.
Woltomierz DC podłączyć do wejścia generatora VCO – pomiar Uwevco.
Zmieniając fwe od dołu (około 260kHz- nie powinno być jeszcze synchronizmu) do góry (440kHz) mierzyć fVCO, i Uwevco –około 10 pomiarów.
Podobnie dokonać pomiary regulując fwe od góry do dołu (340kHz- nie powinno być synchronizmu do 80kHz) – około 10 pomiarów.
Jak najdokładniej pomierzyć f zaskoku (f1 i f3) i zerwania synchronizacji (f2 i f4) – może zaistnieć potrzeba kilkukrotnego pomiaru tych f.
Narysować przykładowy oscylogram napięcia VCO (podać wartość m/szczytową Uss) Wnioski:
- Wyniki pomiarów przedstawić w tabeli
- narysować charakterystykę Uwevco=(fWE) jako połączoną z obydwu grup pomiarów
- wyznaczyć całkowity zakres częstotliwości chwytania oraz trzymania pętli
- wyznaczyć z charakterystyki zakres napięcia przestrajania VCO (zakres napięcia regulacji –
błędu)
- narysować charakterystykę fvco=f(fwe) jako połączoną z obydwu grup pomiarów
- ocenić kształt uzyskanych charakterystyk
2.
Wyznaczanie charakterystyki detektora fazy (metoda wobuloskopowa)
Założenia:
Przyrządy pomiarowe:
oscyloskop, generator woblowany TTL, zasilacz,
symetryzator.
Opis pomiaru:
Podłączenia:
- generator TTL na wejście detektora fazy
- oscyloskop na wyjście filtra pętlowego (sprzężenie wejścia oscyloskopu ustawić w DC 2V/div, 10ms/div).
Przygotować model do badań:
- Wyłączyć modulator FM
- Wyłączyć syntezę
- Filtr pętlowy ze zmniejszoną stałą czasową
Aby zdjąć charakterystykę detektora fazy należy wykorzystać funkcję SWEEP (przemiatania, wobulowania) w generatorze funkcyjnym (TTL) (patrz: instrukcja generatora):
- przy ustawianiu sweepa, szybkość woblowania minimalna, f bramki licznika max
- fmin ustawić około 100kHz, fmax około 400kHz. – woblowanie liniowe.
Po dokonaniu nastaw wstępnych uruchomić model a następnie zwiększyć szybkość woblowania tak, aby na oscyloskopie otrzymać stabilny gotowy kształt charakterystyki detektora.
Po przeprowadzeniu badania przy woblowaniu liniowym dokonać badania przy woblowaniu logarytmicznym.
Wnioski:
- przerysować charakterystykę dla woblowania liniowego i zaznaczyć na charakterystyce zakres trzymania PLL – zaznaczyć również 100kHz i 400kHz
- przerysować charakterystykę dla woblowania logarytmicznego
- wyjaśnij pojęcie woblowania liniowego i logarytmicznego
- podaj inne możliwości wykorzystania generatorów z funkcją „sweep”
3.
Demodulacja sygnału FM z wykorzystaniem PLL
Założenia:
Przyrządy pomiarowe:
oscyloskop generator mcz. sinus (Rg=600W), zasilacz,
symetryzator.
Opis pomiaru:
Przygotować model do badań:
- Włączyć modulator FM
- Wyłączyć syntezę
- Filtr pętlowy ze zmniejszoną stałą czasową
Na wejście modulatora FM należy podać sinusoidę o amplitudzie ≈100mV.
Badania wykonać dla dwóch częstotliwości modulujących mcz. – 0,5kHz i 1kHz.
Na wyjściu filtra pętlowego pojawia się zdemodulowany sygnał mcz. Ewentualne zniekształcenia sygnału mcz można skorygować zmniejszając jego amplitudę.
Zdjąć oscylogram sygnałów na wyjściu demodulatora i na wejściu modulatora oraz pomierzyć amplitudę sygnałów zdemodulowanych i modulujących.
Wnioski:
- porównać sygnały zdemodulowane z sygnałami modulującymi.
- wyjaśnić teoretycznie istotę demodulacji sygnału FM z wykorzystaniem pętli
- podać jakie modulacje (oprócz FM) można demodulować za pomocą pętli fazowej PLL
- na czym polega modulacja FM i PM
4.
Synteza częstotliwości z wykorzystaniem PLL
Założenia:
Przyrządy pomiarowe:
częstościomierz
generator TTL,
zasilacz,
symetryzator.
Opis pomiaru:
Przygotować model do badań:
- Wyłączyć modulator FM
- Włączyć syntezę
- Filtr pętlowy ze zwiększoną stałą czasową
Do wejścia dzielnika częstotliwości należy dołączyć płytkę z 8-bitowym DIP- switchem.
Na wejście detektora podać generator TTL (VCX) wyznaczający krok syntezy. Częstościomierz na wyjściu VCO.
Pomiary wykonać dla „kroku syntezy”: 30kHz.
Programując dzielnik ręcznie uzyskać należy wszystkie częstotliwości z zakresu od około 100÷400kHz. Stopnie podziału –patrz tabela (rys.3). Odczyty wszystkich częstotliwości (wyjściowej jak i kroku) z dokładnością 1Hz.
Uwaga!
Wybierając odpowiedni podział należy najpierw zsynchronizować pracę generatorów VCO i VCX
czyli wejść w zakres chwytania pętli, a dopiero potem uzyskać różne f vco.
Np., Jeżeli dla „kroku” 40kHz chcemy uzyskać częstotliwość fo=160kHz to najpierw trzeba zsynchronizować dla wyższej częstotliwości niż fo generatora VCO (np. 320kHz), czyli wejść w zakres chwytania PLL. W momencie, gdy uzyskamy synchronizację można zejść do 160kHz najlepiej poprzez dobór takich stopni podziału, aby zmiana pozycji przełącznika dotyczyła jednej pozycji.
Wnioski:
- podać uzyskane z pomiarów częstotliwości praktyczne oraz teoretyczne (obliczone fteor=n fkr )-
uwaga: do obliczeń wykorzystać krok (fkr ) pokazywany przez częstościomierz.
- obliczyć błędy procentowe między nimi d=100 (fprakt - fteor )/ fteor [%]
- wyniki pomiarów i obliczeń przedstawić w formie tabeli
- opisać inne rozwiązania syntezerów częstotliwości i ich zastosowanie
- podać, co ma decydujący wpływ na stabilność fvco pracujący w PLL (dlaczego jako generator kroku często stosowany jest generator stabilizowany kwarcem ).
Rys.3 Tablica przedstawia kombinacje sygnałów sterujących A B C D E F G i odpowiadające im stopnie podziału częstotliwości generatora VCO.
Podział przez
A
B
C
D
E
F
G
H
n :
0
0
0
0
0
0
0
0
-
1
0
0
0
0
0
0
0
2
0
1
0
0
0
0
0
0
3
1
1
0
0
0
0
0
0
4
0
0
1
0
0
0
0
0
5
1
0
1
0
0
0
0
0
6
0
1
1
0
0
0
0
0
7
1
1
1
0
0
0
0
0
8
0
0
0
1
0
0
0
0
9
1
0
0
1
0
0
0
0
10
0
1
0
1
0
0
0
0
11
1
1
0
1
0
0
0
0
12
0
0
1
1
0
0
0
0
13
1
0
1
1
0
0
0
0
14
0
1
1
1
0
0
0
0
15
1
1
1
1
0
0
0
0
16
0
0
0
0
1
0
0
0
17
1
0
0
0
1
0
0
0
18
0
1
0
0
1
0
0
0
19
1
1
0
0
1
0
0
0
20
8
Schemat ideowy modelu