2010-01-28
Podłączanie zewnętrznych układów
do systemu mikroprocesorowego
semestr zimowy 2009/2010, WIEiK, PK 1
Rozbudowa systemu
" Podstawowy system mikroprocesorowy zawiera jednostkę
CPU, pamięd programu ROM, pamięd danych RAM i
powinien zawierad jakieś urządzenia wejścia/wyjścia. Jeżeli
jest za mało pamięci ROM lub pamięci RAM można
podłączyd zewnętrzną pamięd programu lub zewnętrzną
pamięd danych, oczywiście jeżeli system mikroprocesorowy
ma taką możliwośd.
" System zbudowany na mikrokontrolerze będzie miał już w
sobie podstawowe układy wejścia/wyjścia, takie jak porty
równoległe, porty szeregowe i układy czasowe.
" W wielu przypadkach liczba, jak i możliwości wewnętrznych
układów I/O są niewystarczające więc należy dołączyd
zewnętrzne układy I/O.
semestr zimowy 2009/2010, WIEiK, PK 2
1
2010-01-28
Podłączanie zewnętrznych układów
Do systemu mikroprocesorowego można podłączyd zewnętrzne
elementy lub układy na kilka sposobów:
1. Za pomocą sprzętowej zewnętrznej szyny danych, szyny adresowej
i szyny sterującej. Wtedy do zapisu lub odczytu danych używa się
gotowych rozkazów mikrokontrolera, np. dla 8051 jest to rozkaz
movx.
2. Za pomocą programowej zewnętrznej szyny danych, zewnętrznej
szyny adresowej i zewnętrznej szyny sterującej zrealizowanej za
pomocą równoległych portów I/O. Wtedy do zapisu lub odczytu
danych należy napisad procedury.
3. Za pomocą równoległych portów I/O, zapis lub odczyt poprzez
odpowiednie sterowanie poszczególnych koocówek portu.
4. Za pomocą interfejsów szeregowych sprzętowych lub interfejsów
szeregowych programowych.
semestr zimowy 2009/2010, WIEiK, PK 3
Podłączanie zewnętrznych układów
sprzętowa zewnętrzna szyny danych, szyna adresowa i szyna sterująca
" Ta metoda zapewnia najszybszy dostęp do
podłączonego układu lub urządzenia.
" Wystarczy jeden rozkaz jednostki CPU do zapisu lub
odczytu.
" Jeżeli jest kilka układów I/O należy je wyposażyd w
dekoder adresu.
" Jest to najlepszy sposób do podłączenia zewnętrznej
pamięci ROM i RAM.
" Korzystając z takiej możliwości należy pamiętad o tzw.
 wolnych układach typu I/O, np. wyświetlacze LCD,
które wymagają odpowiednio dłuższych czasów zapisu
lub odczytu, tzw. wait-states.
semestr zimowy 2009/2010, WIEiK, PK 4
2
2010-01-28
Podłączanie zewnętrznych układów
programowa zewnętrzna szyny danych, szyna adresowa i szyna sterująca
" Tej metody najczęściej się używa do małej
liczby zewnętrznych układów wejścia/wyjścia,
" wymagane jest napisanie programu do obsługi
programowej szyny danych, szyny adresowej i
szyny sterującej,
" Jest możliwośd kontrolowania czasów zapisu i
odczytu
semestr zimowy 2009/2010, WIEiK, PK 5
Podłączanie zewnętrznych układów
pomocą równoległych portów wejścia/wyjścia w mikrokontrolerze
" najczęściej się używa do małej liczby zewnętrznych
układów wejścia/wyjścia. Umożliwia ustawianie
pojedynczych bitów i kontrolowanie czasów
trwania stanów zapisu/odczytu. Przy kilku układach
I/O wymagana jest odpowiednia liczba koocówek w
mikrokontrolerze.
Każdy układ I/O wymaga napisania programu do
jego obsługi.
W ten sposób podłącza się np. wyświetlacze LCD
tekstowe i graficzne, klawiaturę.
semestr zimowy 2009/2010, WIEiK, PK 6
3
2010-01-28
Podłączanie zewnętrznych układów
pomocą równoległych portów wejścia/wyjścia w mikrokontrolerze
" Metoda najczęściej używana do małej liczby
zewnętrznych układów wejścia/wyjścia,
" umożliwia ustawianie pojedynczych bitów i
kontrolowanie czasów trwania stanów zapisu/odczytu.
" przy kilku układach I/O wymagana jest odpowiednia
liczba koocówek w mikrokontrolerze,
" każdy układ I/O wymaga napisania programu do jego
obsługi,
" w ten sposób podłącza się np. wyświetlacze LCD
tekstowe lub graficzne, klawiaturę itp.
semestr zimowy 2009/2010, WIEiK, PK 7
Podłączanie zewnętrznych układów
sprzętowy port szeregowy w mikrokontrolerze
" Dzięki tej metodzie można podłączyd większą liczbę
układów I/O, które są wyposażone w interfejs do transmisji
szeregowej,
" szybkośd wymiany danych może byd mniejsza w
porównaniu z sprzętową szyną danych,
" podłączenie w ten sposób upraszcza podłączenie
elektryczne układów, mniejsza liczba połączeo
elektrycznych,
" Wymagana jest minimalna liczba koocówek
mikrokontrolera do obsługi zewnętrznych układów,
" Oprogramowanie wymaga wstępnego zaprogramowania
wybranego portu szeregowego a póz
niej tylko zapis lub
odczyt wybranych rejestrów portu w celu zapisu lub
odczytu odebranych danych,
" do tego celu najczęściej używa się interfejsów typu I2C,
SM-Bus, SPI,
semestr zimowy 2009/2010, WIEiK, PK 8
4
2010-01-28
Podłączanie zewnętrznych układów
programowy port szeregowy w mikrokontrolerze
" W tej metodzie w sposób programowy
następuje obsługa portu szeregowego,
" powoduje to spowolnienie wymiany danych i
większośd obciążalnośd jednostki CPU na
obsługę, np. generowanie sygnału zegarowego,
" pozostałe właściwości tej metody są podobne
jak wymiana danych za pomocą sprzętowego
portu szeregowego,
" tą metodę można użyd w prostym
mikrokontrolerze, który np. nie posiada portu
typu I2C, SM-Bus, SPI,
semestr zimowy 2009/2010, WIEiK, PK 9
Podłączanie pamięci ROM
" Zewnętrzną pamięd programu ROM można
podłączyd do systemu za pomocą szyny
danych, szyny adresowej i szyny sterującej.
Jest to najlepszy sposób zapewnia szybki
dostęp do pamięci programu.
semestr zimowy 2009/2010, WIEiK, PK 10
5
2010-01-28
Podstawowy system mikroprocesorowy
Szyna danych
Szyna adresowa
Mikroprocesor
/IOWR
/IORD
/MEMWR
/MEMRD
/ROMRD
semestr zimowy 2009/2010, WIEiK, PK 11
Podstawowy system mikroprocesorowy z układem
rozdzielającym szynę danych i szynę adresową
Szyna danych
Dane/Adres
Multipleksowana
szyna danych i szyna adresowa
ALE
Rejestr
zatrzaskowy
Szyna adresowa
Mikroprocesor
Adres
/IOWR
/IORD
/MEMWR
/MEMRD
/ROMRD
semestr zimowy 2009/2010, WIEiK, PK 12
6
2010-01-28
Podłączanie pamięci RAM
" Zewnętrzną pamięd danych RAM można
podłączyd do systemu za pomocą szyny danych,
szyny adresowej i szyny sterującej. Jest to
najlepszy sposób zapewnia szybki dostęp do
pamięci.
" Pamięd danych, najczęściej typu EEPROM lub
typu Flash można podłączyd do systemu za
pomocą interfejsu szeregowego np. typu I2C, SPI,
1-Wire. Taka pamięd jest nieulotna i służy do
zapamiętywania tylko wybranych danych,
parametrów, nastaw, haseł dostępu, itp.
semestr zimowy 2009/2010, WIEiK, PK 13
Podstawowa
struktura systemu na
mikroprocesorze
typu Intel 8088
semestr zimowy 2009/2010, WIEiK, PK 14
7
2010-01-28
Podstawowa struktura systemu na
mikroprocesorze typu Intel 8086,
Sygnały do zapisu/odczytu pamięci
Szyna sterująca
Sygnały do
zapisu/odczytu
układów I/O
Szyna adresowa
Szyna danych
semestr zimowy 2009/2010, WIEiK, PK 15
Podstawowa konfiguracja 8051
C1 Y1 C2
Vcc
24pF 24pF
12MHz
Vcc
RESET
U1
1uF/16V
S1 + 31 39
C3 EA/VP P0.0/AD0
38
P0.1/AD1
37
P0.2/AD2
RESET 9 36
RESET P0.3/AD3
35
P0.4/AD4
10k 34
P0.5/AD5
R1 33
P0.6/AD6
10 32
P3.0/RXD P0.7/AD7
11
P3.1/TXD
12 21
P3.2/INT0 P2.0/A8
13 22
P3.3/INT1 P2.1/A9
14 23
P3.4/T0 P2.2/A10
15 24
P3.5/T1 P2.3/A11
16 25
P3.6/WR P2.4/A12
17 26
P3.7/RD P2.5/A13
27
P2.6/A14
1 28
P1.0/T2 P2.7/A15
2
P1.1/T2EX
3
P1.2
4 29
P1.3 PSEN
5 30
P1.4 ALE/P
6
P1.5
7 40
P1.6 VCC Vcc
8
P1.7
20 C4
VSS
0.1uF
8052
Wszystkie koocówki portów I/O do wykorzystania,
Możliwośd stworzenia zewnętrznej szyny danych, szyny adresowej i szyny sterującej
semestr zimowy 2009/2010, WIEiK, PK 16
8
18
19
X2
X1
2010-01-28
Odczyt pamięci ROM w 8051
semestr zimowy 2009/2010, WIEiK, PK 17
Zapis pamięci RAM w 8051
semestr zimowy 2009/2010, WIEiK, PK 18
9
2010-01-28
Odczyt pamięci RAM w 8051
semestr zimowy 2009/2010, WIEiK, PK 19
Podłączenie do 8051 zewnętrznej pamięci
ROM i zewnętrznej pamięci RAM
adres pamięci
ROM
11.0592MHz
C1 Y1 C2 od 0000h do FFFFh
Bufor zatrzaskowy Szyna danych
D[0..7]
24pF 24pF
U2
X2 U6 74LS573
Vcc D0 2 19 A0 A0 10
D1 Q1 A0
D1 3 18 A1 A1 9 11 D0
D2 Q2 A1 O0
Vcc D2 4 17 A2 A2 8 12 D1
J1 U1
D3 Q3 A2 O1
31 39 D0 D3 5 16 A3 A3 7 13 D2
EA/VP P0.0 D4 Q4 A3 O2
RESET 38 D1 D4 6 15 A4 A4 6 15 D3
1 P0.1 D5 Q5 A4 O3
37 D2 D5 7 14 A5 A5 5 16 D4
P0.2 D6 Q6 A5 O4
36 D3 D6 8 13 A6 A6 4 17 D5
1uF/16V
P0.3 D7 Q7 A6 O5
+ 35 D4 D7 9 12 A7 A7 3 18 D6
C16 P0.4 D8 Q8 A7 O6
S33 34 D5 A8 25 19 D7
P0.5 A8 O7
33 D6 ALE A9 24
11 1
P0.6 C OC A9
RESET 9 32 D7 A10 21
RESET P0.7 A10
A11 23
ROM
D25 A11
10k 21 A8 A12 2
P2.0 A12
R29 22 A9 A13 26
P2.1 A13
12 23 A10 A14 27
1N4148 INT0/P3.2 P2.2 A14
13 24 A11 A15 1 22
INT1/P3.3 P2.3 A15 OE/VPP
14 25 A12 20
T0/P3.4 P2.4 CE /PSEN
15 26 A13
27C512
T1/P3.5 P2.5
27 A14
P2.6 A[0..15]
1 28 A15
P1.0/T2 P2.7 U3
2
P1.1/T2EX
3 17 A0 10 11 D0
P1.2 P3.7/RD /RD A0 D0
4 16 A1 9 12 D1
P1.3 P3.6/WR /WR A1 D1
5 29 A2 8 13 D2
P1.4 PSEN /PSEN A2 D2
6 30 A3 7 15 D3
Szyna adresowa
P1.5 ALE/P A3 D3
7 11 A4 6 16 D4
P1.6 P3.1/TXD A4 D4
8 10 A5 5 17 D5
P1.7 P3.0/RXD A5 D5
A6 4 18 D6
A6 D6
80C32 A7 3 19 D7
A7 D7
A8 25
Podłączenie zewnętrznej pamięci A8
A9
C10 24
Mikrokontroler
A9
A10 21
0.1uF programu (64kB) i zewnętrznej
A10
z rodziny 8051 A11 23
A11
pamięci danych (32kB) A12 2 20 A15
A12 CE
Vcc A13 26 22
A13 OE /RD
A14 1 27
A14 WE /WR
62256 RAM1
adres pamięci RAM
semestr zimowy 2009/2010, WIEiK, PK 20
od 0000h do 7FFFh
10
18
19
X2
X1
VSS
VCC
20
40
2010-01-28
Podłączenie do 8051 zewnętrznej pamięci
ROM i zewnętrznej pamięci RAM
11.0592MHz
C1 Y1 C2
Bufor zatrzaskow y Szyna danych
D[0..7]
24pF 24pF
U2
X2 U6 74LS573
Vcc D0 2 19 A0 A0 10
D1 Q1 A0
D1 3 18 A1 A1 9 11 D0
D2 Q2 A1 O0
Vcc D2 4 17 A2 A2 8 12 D1
J1 U1
D3 Q3 A2 O1
31 39 D0 D3 5 16 A3 A3 7 13 D2
EA/VP P0.0 D4 Q4 A3 O2 adres pamięci
RESET 38 D1 D4 6 15 A4 A4 6 15 D3
1 P0.1 D5 Q5 A4 O3
37 D2 D5 7 14 A5 A5 5 16 D4
ROM
P0.2 D6 Q6 A5 O4
36 D3 D6 8 13 A6 A6 4 17 D5
1uF/16V
P0.3 D7 Q7 A6 O5
+ 35 D4 D7 9 12 A7 A7 3 18 D6 od 0000h do
C17 P0.4 D8 Q8 A7 O6
S34 34 D5 A8 25 19 D7
P0.5 A8 O7 FFFFh
33 D6 ALE A9 24
11 1
P0.6 C OC A9
RESET 9 32 D7 A10 21
RESET P0.7 A10
A11 23
D26 A11
10k 21 A8 A12 2
P2.0 A12
R30 22 A9 A13 26
ROM
P2.1 A13
12 23 A10 A14 27
1N4148 INT0/P3.2 P2.2 A14
13 24 A11 A15 1 22
INT1/P3.3 P2.3 A15 OE/VPP
14 25 A12 20
T0/P3.4 P2.4 CE /PSEN
15 26 A13
27C512
T1/P3.5 P2.5
27 A14
P2.6 A[0..15]
1 28 A15
P1.0/T2 P2.7 U3
2
P1.1/T2EX
3 17 A0 10 11 D0
P1.2 P3.7/RD /RD A0 D0
4 16 A1 9 12 D1
P1.3 P3.6/WR /WR A1 D1
5 29 A2 8 13 D2
P1.4 PSEN /PSEN A2 D2 adres pamięci
6 30 A3 7 15 D3
Szyna adresowa
P1.5 ALE/P A3 D3
7 11 A4 6 16 D4
RAM
P1.6 P3.1/TXD A4 D4
8 10 A5 5 17 D5
P1.7 P3.0/RXD A5 D5
A6 4 18 D6 od 8000h do
A6 D6
80C32 A7 3 19 D7
A7 D7 FFFFh
A8 25
A8
A9
C10 24
Mikrokontroler Podłączenie zewnętrznej pamięci A9
A10 21
0.1uF
A10
z rodziny 8051 A11 23
programu (64kB) i zewnętrznej
A11
A12 2 20
A12 CE
Vcc pamięci danych (2x32kB) A13 26 22
A13 OE /RD
A14 1 27
A14 WE /WR
62256 RAM2
U4
A0 10 11 D0
A0 D0
A1 9 12 D1
A1 D1
A2 8 13 D2
A2 D2
A3 7 15 D3 U8A
A3 D3
A4 6 16 D4 74LS04
A4 D4
A5 5 17 D5
A5 D5
A6 4 18 D6
A6 D6
A7 3 19 D7
A7 D7 adres pamięci
A8 25
A8
A9 24
RAM
A9
A10 21
A10
A11 23 od 0000h do
A11
A12 2 20 A15
A12 CE 7FFFh
A13 26 22
A13 OE /RD
A14 WE
semestr zimowy 2009/2010, WIEiK, PKA14 1 27 /WR 21
62256 RAM1
Podłączenie zewnętrznej pamięci RAM do
mikrokontrolera typu AVR, ATMEGA8515
C1 Y1 C2
Bufor zatrzaskow y Szyna danych
D[0..7]
24pF 8MHz 24pF
62256
X2 X1 U6 74LS573 U3
Vcc D0 2 19 A0 A0 10 11 D0
D1 Q1 A0 D0
D1 3 18 A1 A1 9 12 D1
Mikrokontroler
D2 Q2 A1 D1
D2
C12 U1 4 17 A2 A2 8 13 D2
D3 Q3 A2 D2
Vcc 100uF/10V 44 43 D0 D3 5 16 A3 A3 7 15 D3
VCC PA0/AD0 D4 Q4 A3 D3
42 D1 D4 6 15 A4 A4 6 16 D4
PA1/AD1 D5 Q5 A4 D4
+ C10 41 D2 D5 7 14 A5 A5 5 17 D5
PA2/AD2 D6 Q6 A5 D5
0.1uF 40 D3 D6 8 13 A6 A6 4 18 D6
PA3/AD3 D7 Q7 A6 D6
22 39 D4 D7 9 12 A7 A7 3 19 D7
GND PA4/AD4 D8 Q8 A7 D7
R1 38 D5 A8 25
PA5/AD5 A8
10k 37 D6 11 1 A9 24
PA6/AD6 ALE C OC A9
36 D7 A10 21
RAM1
PA7/AD7 A10
/RESET 10 A11 23
RESET A11
24 A8 A12 2 20 /A15
PC0/A8 A12 CE
25 A9 A13 26 22
PC1/A9 A13 OE /RD
ICP
C3 35 26 A10 A14 1 27
ICP PC2/A10 A14 WE /WR
0.1uF 27 A11
PC3/A11
33 28 A12
ALE ALE PC4/A12
29 A13
PC5/A13 adres pamięci RAM
OC1B 32 30 A14
OC1B PC6/A14 A[0..15]
31 A15
od 8000h do FFFFh
PC7/A15
PB0 2 19
PB0/T0 PD7/RD /RD
PB1 3 18
PB1/T1 PD6/WR /WR 62256
PB2 4 17 PD5 U4
PB2/AIN0 PD5/OC1A
PB3 5 16 PD4 A0 10 11 D0
PB3/AIN1 PD4 A0 D0
PB4 6 15 INT1 A1 9 12 D1
PB4/SS PD3/INT1 A1 D1
PB5 7 14 INT0 A2 8 13 D2
PB5/MOSI PD2/INT0 A2 D2
PB6 8 13 Tx A3 7 15 D3 U8A
Szyna adresowa
PB6/MISO PD1/TXD A3 D3
PB7 9 11 Rx A4 6 16 D4 74LS04
PB7/SCK PD0/RXD A4 D4
A5 5 17 D5
A5 D5
A6 4 18 D6
AT90S8515/PLCC44
A6 D6
A7 3 19 D7
Podłączenie zewnętrznej A7 D7
A8 25
A8
A9 24
pamięci danych 64kB (2x32kB)
A9
A10 21
A10
A11 23
A11
A12 2 20
A12 CE
A13 26 22
A13 OE /RD
A14 1 27
A14 WE /WR
RAM2
A15
adres pamięci RAM
semestr zimowy 2009/2010, WIEiK, PK 22
od 260h do 7FFFh
11
18
19
X2
X1
VSS
VCC
20
40
1
2
20
21
XTAL2
XTAL1
1
2
2010-01-28
Podłączenie do 8051 zewnętrznej pamięci ROM
(64kB) i zewnętrznej pamięci RAM (128kB)
11.0592MHz
C1 Y1 C2
Bufor zatrzaskow y Szyna danych
D[0..7]
24pF 24pF
U2
X2 U6 74LS573
Vcc D0 2 19 A0 A0 10
D1 Q1 A0
D1 3 18 A1 A1 9 11 D0
D2 Q2 A1 O0
Vcc D2 4 17 A2 A2 8 12 D1
J1 U1
D3 Q3 A2 O1
31 39 D0 D3 5 16 A3 A3 7 13 D2
EA/VP P0.0 D4 Q4 A3 O2 adres pamięci
RESET 38 D1 D4 6 15 A4 A4 6 15 D3
1 P0.1 D5 Q5 A4 O3
37 D2 D5 7 14 A5 A5 5 16 D4
ROM
P0.2 D6 Q6 A5 O4
36 D3 D6 8 13 A6 A6 4 17 D5
1uF/16V
P0.3 D7 Q7 A6 O5
+ 35 D4 D7 9 12 A7 A7 3 18 D6 od 0000h do
C18 P0.4 D8 Q8 A7 O6
S35 34 D5 A8 25 19 D7
P0.5 A8 O7 FFFFh
33 D6 ALE A9 24
11 1
P0.6 C OC A9
RESET 9 32 D7 A10 21
RESET P0.7 A10
A11 23
ROM
D27 A11
10k 21 A8 A12 2
P2.0 A12
R31 22 A9 A13 26
P2.1 A13
12 23 A10 A14 27
1N4148 INT0/P3.2 P2.2 A14
13 24 A11 A15 1 22
INT1/P3.3 P2.3 A15 OE/VPP
14 25 A12 20
T0/P3.4 P2.4 CE /PSEN
15 26 A13
27C512
T1/P3.5 P2.5
27 A14
P2.6 A[0..15]
1 28 A15
P1.0/T2 P2.7
2 U1
P1.1/T2EX
3 17 A0 12 13 D0
P1.2 P3.7/RD /RD A0 D0
4 16 A1 11 14 D1
P1.3 P3.6/WR /WR A1 D1
5 29 A2 10 15 D2
P1.4 PSEN /PSEN A2 D2 adres pamięci
6 30 A3 9 17 D3
Szyna adresowa
P1.5 ALE/P A3 D3
7 11 A4 8 18 D4
RAM
P1.6 P3.1/TXD A4 D4
8 10 A5 7 19 D5
P1.7 P3.0/RXD A5 D5
A6 6 20 D6 od 0000h do
A6 D6
80C32 A7 5 21 D7
A7 D7 FFFFh
A8 27
Podłączenie zewnętrznej pamięci A8
A9
C10 26
Mikrokontroler
A9
A10 23
0.1uF programu (64kB) i zewnętrznej
A10
z rodziny 8051 A11 25
A11
pamięci danych (128kB) A12 4
A12
Vcc A13 28
Sygnał wyboru
A13
A14 3
banku pamięci A14
A15 31
A15
RAM 2
RAM1
A16
BANK
22
CS1
30
CS2
Vcc 24
/RD OE
29
/WR WE
628128 128kB
semestr zimowy 2009/2010, WIEiK, PK 23
Podłączenie zewnętrznej pamięci RAM do
mikrokontrolera typu AVR, ATMEGA128
Szyna danych
AD[0..7]
C1 Y1
Vcc
U3
22pF 16MHz 22pF AD0 2 19 A0
Szyna adresow a
D1 Q1
AD1 3 18 A1 U2
D2 Q2
AD2 4 17 A2 628128
U1 D3 Q3
AD3 5 16 A3 A0 12 13 AD0
D4 Q4 A0 D0
PF0 61 51 AD0 AD4 6 15 A4 A1 11 14 AD1
PF0/ADC0 PA0/AD0 D5 Q5 A1 D1
C7 PF1 60 50 AD1 AD5 7 14 A5 A2 10 15 AD2
PF1/ADC1 PA1/AD1 D6 Q6 A2 D2
0.1uF PF2 59 49 AD2 AD6 8 13 A6 A3 9 17 AD3
PF2/ADC2 PA2/AD2 D7 Q7 A3 D3
PF3 58 48 AD3 AD7 9 12 A7 A4 8 18 AD4
PF3/ADC3 PA3/AD3 D8 Q8 A4 D4
R3 PF4 57 47 AD4 A5 7 19 AD5
PF4/ADC4/TCK PA4/AD4 A5 D5
PF5 56 46 AD5 ALE 11 1 A6 6 20 AD6
PF5/ADC5/TMS PA5/AD5 C OC A6 D6
100 PF6 55 45 AD6 A7 5 21 AD7
PF6/ADC6/TDO PA6/AD6 A7 D7
PF7 54 44 AD7 A8 27
PF7/ADC7/TDI PA7/AD7 A8
74HCT573 A9 26
A9
AVREF 62 35 A8 A10 23
AVREF PC0/A8 A10
L1 63 36 A9 A11 25
ATMEGA128
AGND PC1/A9 A11
AVCC 64 37 A10 A12 4
Vcc AVCC PC2/A10 A12
38 A11 A13 28 22
PC3/A11 A13 CS1
PD0
10uH C8 25 39 A12 A14 3 30
PD0/SCL/INT0 PC4/A12 A14 CS2 Vcc
PD1
0.1uF 26 40 A13 A15 31 24 /RD
PD1/SDA/INT1 PC5/A13 A15 OE
PD2 27 41 A14 A16 /WR
2 29
PD2/RXD1/INT2 PC6/A14 A16 WE
PD3 28 42 A15 A17 1
PD3/TXD1/INT3 PC7/A15 NC
PD4 29 J44
PD4/ICP1
PD5 30 33 /WR
PD5/XCK1 PG0/WR 1
PD6 31 34 /RD
PD6/T1 PG1/RD 2
PD7 32 43 ALE
PD7/T2 PG2/ALE
18 PG3 RAM
PG3/TOSC2
Vcc PB0 10 19 PG4
PB0/SS PG4/TOSC1
PB1 11 R6 R7
PB1/SCK
PE0
R9 PB2 12 2 Y3 32768Hz 10k 10k
PB2/MOSI PE0/RXD0/PDI
10k PB3 13 3 PE1
PB3/MISO PE1/TXD0/PDO Vcc
PE2
PB4 14 4
PB4/OC0 PE2/AIN0/XCK0
PE3
RESET PB5 15 5
Wybór sygnału
PB5/OC1A PE3/AIN1/OC3A
/RESET PB6 16 6 PE4
PB6/OC1B PE4/INT4/OC3B wyboru banku
S7 PB7 17 7 PE5
PB7/OC2/OC1C PE5/INT5/OC3C
8 PE6 pamięci
PE6/INT6/T3
+ 20 9 PE7
RESET PE7/INT7/ICP3
1
Vcc PEN
C9
1uF/10V R11 10k P14
Mikrokontroler
/PEN
100uF/10V
C10
Vcc
C11 semestr zimowy 2009/2010, WIEiK, PK 24
0.1uF
12
RAM1
Pamięć
18
19
X2
X1
VSS
VCC
20
40
32
24
23
VCC
XTAL1
XTAL2
GND
16
VCC
VCC
GND
GND
52
21
53
22
+
2010-01-28
Dekoder adresu
VCC
R7
8x4k7
U3 74HCT688 SW1
adr7 2 3 1 10
P0 Q0
adr6 4 5 2 9
P1 Q1
adr5 6 7 3 8
P2 Q2
adr4 8 9 4 7
P3 Q3
adr3 11 12 5 6 U7
P4 Q4
adr2 13 14 A8 2 14
P5 Q5 I I/O/Q /CSIN
adr1 15 16 SW DIP-5 3 15
P6 Q6 /PSEN I I/O/Q /CS1
adr0 17 18 A9 4 16
P7 Q7 I I/O/Q /CS2
A11 5 17
I I/O/Q /CSRAM
19 1 A10 6 18
P=Q G I I/O/Q /OEROM
A12 7 19
I I/O/Q /OERAM
A13 8 20
I I/O/Q CSOUT
A14 9 21
I I/O/Q CSLCD
U29B 9 A15 10 22
I I/O/Q Vcc
/EEXWR 5 U6C 8 11 23 A6
/RD I I/O/Q
6 10 74HCT00 13
/WR I
/EEXRD 4
A7 1
I/CLK
U27B 74HCT00
4 U27D GAL22V10
6 13
5 11
/EEXRD 12
74HCT32
74HCT32
Dekoder adresu na układzie
U28C
10
8 programowalnym typu GAL22V10
/EEXWR 9
74HCT32
U28D
13
11
12 12
U29D 11
13 74HCT00 74HCT32
Dekoder adresu na typowych
semestr zimowy 2009/2010, WIEiK, PK 25
układach logicznych
Szeregowe pamięci EEPROM
U1 VCC U2 VCC
P1.0 1 8 P1.0 1 8
CS VCC CS VCC
P1.1 2 P1.1 2
CLK CLK
7 7
DC DC
P1.2 3 6 P1.2 3 6 Podłączenie pamięci typu 3-wire Bus
DI ORG DI ORG
P1.3 4 4
DO DO
5 5
VSS VSS
AT93CXX AT93CXX
VCC
R1 R2 VCC
4.7k 4.7k U1
8
VCC
1
A0
P1.1 5 2
SDA A1
3 Podłączenie pamięci typu I2C (2-wire Bus)
A2
P1.0 6 7
SCL WP
4
GND
AT24CXX
U1 VCC U2 VCC
8 8
VCC VCC
P1.0 1 P1.0 1
CS CS
P1.1 6 7 P1.1 6 7
SCK HOLD SCK HOLD
3 3
WP WP Podłączenie pamięci typu SPI (4-wire Bus)
P1.2 5 P1.2 5
SI SI
P1.3 2 4 2 4
SO VSS SO VSS
240
AT25010 AT25010
semestr zimowy 2009/2010, WIEiK, PK 26
13
1
C
2
3
4
5
6
7
8
2
1
3
4
5
6
7
8
9
2010-01-28
Szeregowe pamięci Flash EEPROM
Vcc
U12
Pamięć Data Flash EEPROM
LP2950ACZ-3.3 C22
10uF/16V 3.3V
IN OUT
+
C24 C23
0.1uF 0.1uF
U13
2
PB1 SCLK
1 5
PB2 SI WP
8
PB3 SO
3 /RESET
RST
4
PB4 CS
AT45D011
Vcc
R30 10k
/RESET
semestr zimowy 2009/2010, WIEiK, PK 27
Przetworniki A/C i C/A
Vcc
U25 LTC1257
P1.0 1 8
CLK VCC
P1.1 2 7 AOUT0
DIN OUT
P1.2 3 6
LOAD REF
4 5
DOUT GND
Vcc
U26 LTC1257
1 8
CLK VCC
2 7 AOUT1
DIN OUT
P1.3 3 6
LOAD REF
4 5
DOUT GND
Przetworniki C/A
Podłączenie dwóch przetworników C/A typu 3-wire Bus
semestr zimowy 2009/2010, WIEiK, PK 28
14
GND
GND
Vcc
7
6
2010-01-28
Zegar czasu rzeczywistego RTC z
dostępem szeregowym
VCC
VCC D1 1N4148
U1
VCC
P1.0 5 11
SCL FSET
P1.1 4 9 D1 R1 R2 10pF
SDA MIN
1 10 1N4148 4.7k 4.7k C1 D2 BAT42
A0 SEC
2 D2 Y1
A1
12 16 U1 32kHz
TEST VDD
7 P1.0 6 1
PFIN C1 SCL OSCI
6 BAT42
EXTPF
3 13 P1.1 5 2 BT1
COMP OSC1 SDA OSCO
BT1
3.6V
15 Y1 30pF 3
VSS1 3.6V A0
8 14 7
VSS2 OSC0 INT
C2
PCF8573 32.768kHz C2 PCF8583 0.1uF
0.1uF
Podłączenie układów RTC za pomocą interfejsu I2C
semestr zimowy 2009/2010, WIEiK, PK 29
Dodatkowe porty wejścia/wyjścia
U1 U4
D0 2 19 D0 2 19
D1 Q1 OUT1 D1 Q1 OUT1
D1 3 18 D1 3 18
a D2 Q2 OUT2 D2 Q2 OUT2
D2 4 17 D2 4 17
D3 Q3 OUT3 D3 Q3 OUT3
b
D3 5 16 D3 5 16
D4 Q4 OUT4 D4 Q4 OUT4
D4 6 15 D4 6 15
D5 Q5 OUT5 D5 Q5 OUT5
D5 7 14 D5 7 14
D6 Q6 OUT6 D6 Q6 OUT6
D6 8 13 D6 8 13
D7 Q7 OUT7 D7 Q7 OUT7
D7 9 12 U6A 9 12
D7
D8 Q8 OUT8 D8 Q8 OUT8
/WR 1
/WR 2 3 11 1
CLK OC
1 11 1 /CS 2
C OC
/CS 3
74HCT573 74HCT32 74HCT574
74HCT02
U2A
8-bitowy PORT WYJSCIOWY
U3 U5
D0 18 2 D0 2 18
Y1 A1 IN1 A1 B1 IN1
D1 17 3 D1 3 17
Y2 A2 IN2 A2 B2 IN2
D2 16 4 D2 4 16
Y3 A3 IN3 A3 B3 IN3
D3 15 5 D3 5 15
Y4 A4 IN4 A4 B4 IN4
D4 14 6 D4 6 14
Y5 A5 IN5 A5 B5 IN5
D5 13 7 D5 7 13
Y6 A6 IN6 A6 B6 IN6
D6 12 8 D6 8 12
Y7 A7 IN7 A7 B7 IN7
D7 11 9 D7 9 11
Y8 A8 IN8 A8 B8 IN8
U6B
1 4
G1
/RD 19 6 19 1
G2 G DIR
/RD 5
74HCT541 74HCT245
74HCT32
8-bitowy PORT WEJSCIOWY
Prosta realizacja dodatkowych 8-bitowych portów I/O,
semestr zimowy 2009/2010, WIEiK, PK 30
15
GND
Vdd
4
8
2010-01-28
Alfanumeryczny wyświetlacz LCD
U11A
/CS 1 U13A
3 1
2 3
2
74HCT00
U12A 74HCT00
/WR 1
3 U9A 74HCT00
/RD 2 1
3
74HCT00 2 +5V
+5V W1
W1
W1
+5V 2
VCC
2
2 P4.0 6 R1
VCC
VCC EN
P3.2 6 R1
6 5 5k
EN
EN R/W
P3.3 5 10k
A0 5 R1 P4.1 4 3
R/W
R/W RS VO
P3.4 4 3
A1 4 3 10k
RS VO
RS VO
MODUA

MODUA
7
MODUA

D0
P1.0 7
D0 7 8 LCD
D0
D0 D1
P1.1 LCD
D1 LCD 8
8 9
D1
D1 D2
P1.2 9
D2 9 10 15
D2
D2 D3 LED-A +5V
P1.3 10
D3 10 P4.2 11
D3
D3 D4 R2
P1.4 11
D4 11 P4.3 12 16
D4
D4 D5 LED-K
P1.5 12
D5 12 P4.4 13
D5
D5 D6
P1.6 13
D6 13 P4.5 14 1 10
D6
D6 D7 GND
P1.7 14 1
D7 14 1
D7 GND
D7 GND
LCD podłączony do
LCD podłączony bezpośrednio LCD podłączony bezpośrednio
szyny danych,
do portów I/O, do portów I/O,
szyny adresowej
tryb pracy 8-bitowy tryb pracy 4-bitowy
i szyny sterującej.
Tryb pracy 8-bitowy
semestr zimowy 2009/2010, WIEiK, PK 31
Przejście z interfejsu szeregowego I2C
na równoległy 8-bit I/O
VCC
VCC
R1 R2
4.7k 4.7k U1
4 P0
P0
5 P1
P1
P1.0 14 6 P2
SCL P2
7 P3
P3
P1.1 15 9 P4
SDA P4
10 P5
P5
11 P6
P6
1 12 P7
A0 P7
2
Vcc A1
3 13 INT
A2 INT
PCF8574
Expander interfejsu I2C na 8-bitowy równoległy port wejścia/wyjścia
semestr zimowy 2009/2010, WIEiK, PK 32
16
16
VSS
VCC
8