// DSCH 2.7f
// 07.05.2012 11:37:52
// E:\Elektronika\Gorzała - Licznik modulo 16.sch

module Gorzała - Licznik modulo 16( Res,clk,out1,out2,out3,out4);
input Res,clk;
output out1,out2,out3,out4;
dreg #(19) dreg(out2,w2,w2,Res,out1);
dreg #(19) dreg(out1,w5,w5,Res,clk);
dreg #(19) dreg(out3,w7,w7,Res,out2);
dreg #(19) dreg(out4,w10,w10,Res,out3);
endmodule

// Simulation parameters in Verilog Format
always
#1000 Res=~Res;
#2000 clk=~clk;

// Simulation parameters
// Res CLK 10 10
// clk CLK 20 20