Podstawowe cechy języka VHDL
- Możliwość stosowania instrukcji sekwencyjnych i współbieżnych
- Hierarchiczna struktura opisu od systemu teleinformatycznego do elementu logicznego
- Jest międzynarodowym standardem języka opisu i projektowania sprzętu od 1987 roku
- Style opisu projektowanych urządzeń
strukturalny
behawioralny (funkcjonalny)
Zasady specyfikacji w języku VHDL
- Projekt w języku VHDL powstaje w dwóch etapach:
- deklaracja jednostki projektowej (entity)
- opis architektury projektu (architecture)
- Dla każdego projektu istnieje tylko jedna deklaracja jednostki projektowej, natomiast może istnieć kilka deklaracji architektur połączonych z jedną jednostką projektową
Tworzenie jednostki projektowej
- Deklaracja entity jest interfejsem projektowanego układu
- Deklaracja entity zapewnia kompletną informację do połączenia układu ze światem zewnętrznym dla celów funkcjonalnego działania i testowania.
Słowo kluczowe port definiuje listę i typ wyprowadzeń
6.
- napisać program dla bramki AND
- napisać procedurę wywołania funkcji np. if chodziło o to żeby napisać
cos w stylu:
architecture NAZWA of NAZWA is
begin
process if <= t wlasnie to bylo na 4 pkt.
*
*
*
end if
end process
end begin
entity nand2 is
port (
a,b : in std_logic;
c : out std_logic
);
end nand2;
architecture logic of nand2 is
begin
c <= not (a and b);
end logic;