TEST

Z UKŁADÓW CYFROWYCH

Opracowali:

Anna Kowalska

Paweł Kowalski

Zduńska Wola 2006

1. Liczba dziesiętna + 30 zapisana na 8 bitach w kodzie znak-uzupełnienie do 2 ma postać:
   a) 10011110

b) 00011110

c) 11100001

d) 11100010

2. 
   Dla przerzutnika przedstawionego na rysunku zerowanie wyjścia Q nastąpi jeżeli:
   
   

1. J = 0 , K = 0, PRE, CLR - dowolne
   

2. PRE = 0, CLR = 0, J, K - dowolne

3. J = 0, K = 1, CLR = 0, PRE =1

4. 
   CLR = 1, J = 0, K = 0, PRE - dowolne
   
   
   

3. Układ przedstawiony na rysunku pełni funkcję:
   
   a) dwójki liczącej

b) licznika modulo 3

c) przerzutnika typu T

d) dzielnika częstotliwości przez 4

4. Aby przerzutnik JK pełnił funkcję dwójki liczącej należy:

1. wejście J i wejście K ustawić w stan wysoki „H”

2. wejście J ustawić w stan wysoki „H”, a wejście K w stan niski „L”

3. wejście J i wejście K połączyć z wyjściem Q

4. na wejście K podać zanegowany sygnał podany na wejście J

5. Podanie na wejście J i K przerzutnika równocześnie dwóch zer powoduje:

1. utrzymanie na wyjściach stanu poprzedniego

2. wyzerowanie przerzutnika

3. negację stanu wyjść

4. ustawienie wyjścia Q w stan wysoki

6. 
   Określ stan wyjścia układu przedstawionego na rysunku jeżeli s = 1

1. ab

2. 1

3. 0

4. a'b'

7. Określ stan wyjścia układu przedstawionego na rysunku jeżeli b = 1

1. 
   a + b

2. 0 a

3. 1

4. a' b

cd ab	00	01	11	10
00	1	1	0	1
01	0	1	0	0
11	0	1	0	0
10	1	1	-	1

1. Minimalna postać funkcji logicznej dla, której podana jest tablica Karnaugha ma postać:
   
   
   

1. ( c' + d')( b + d')

2. c'd + ab' + b'd'

3. c'd + b'd'

4. cd' + bd

a	b	f
0	0	0
0	1	0
1	0	0
1	1	0

2. Tabela prawdy przedstawiona na rysunku określa funkcję:
   
   

1. f = a' + b

2. f = a'b

3. f = a + b'

4. f = ab'

10. Podane wyrażenie logiczne ab + a'b' + bc, jest równoważne wyrażeniu:

1. ab + a'b' +a'c

2. ab + a'b'

3. ab +bc

4. ab

11. Bramka z układem Schmitta jest stosowana do:

1. zwiększenia szybkości pracy układu

2. zwiększenia obciążalności wyjścia układu

3. współpracy układów cyfrowych, których wyjścia są połączone wspólnym przewodem

4. współpracy z układami wolnozmiennymi

12. Typową wartością napięcia w stanie wysokim na wyjściu standardowej bramki TTL

jest:

1. 2,0 V

2. 3,6 V

3. 1,5 V

4. 4,75 V

13. Czas propagacji jest jednym z podstawowych parametrów układów cyfrowych. Określa on:

1. maksymalną szybkość zmiany sygnału wyjściowego

2. czas utrzymywania określonego stanu na wyjściu układu

3. maksymalną szybkość pracy układu

4. maksymalną szybkość zamiany sygnału wejściowego

14. Przerzutnik monostabilny UCY 74121 przedstawiony na rysunku zostanie wyzwolony jeżeli: U_cc

1. 
   na wejście B zostanie podane zbocze dodatnie

2. na wejście B zostanie podane zbocze ujemne

3. na wejście B zostanie podany stan wysoki

4. na wejście B zostanie podany stan niski

15. W jednostce arytmetyczno - logicznej została wybrana funkcja A'B.
Jeżeli A= 1001 a B= 0110 to na wyjściach układu będzie wynik:

1. 1001

2. 1111

3. 0111

4. 0110

16. Scalony licznik asynchroniczny UCY 7490 zbudowany z licznika mod 2 i mod 5.

Aby był on licznikiem mod 10 należy:

1. połączyć wyjście Q_A z wejściem zegarowym B

2. połączyć wyjście Q_A z wejściem zegarowym A

3. połączyć wyjście Q_D z wejściem zegarowym B

4. nie potrzeba wykonywać żadnych zewnętrznych połączeń

17. Układ przedstawiony na rysunku jest:

Q_A Q_B Q_C

1. licznikiem asynchroniczno-synchronicznym

2. licznikiem asynchronicznym

3. licznikiem synchronicznym

4. licznikiem rewersyjnym

18. Dla układu przedstawionego na rysunku wyznaczono przebieg czasowy na wyjściu Y po

podaniu na wejście wymuszenia X

Funkcją tego układu jest:

1. całkowanie zbocza narastającego i opadającego sygnału X

2. opóźnienie zbocza narastającego i opadającego

3. skrócenie sygnału X

4. różniczkowanie zbocza narastającego i opadającego sygnału X

19. W sumatorze 1- bitowym bez przeniesienia wyjście sumy argumentów a i b opisane jest

zależnością logiczną:

1. a' + b'

2. (a
   b)'

3. a
   b

4. a + b

20. Układ przedstawiony na rysunku jest licznikiem liczącym w przód:

1. modulo 10

2. modulo 5

3. modulo 6

4. modulo 7

21. Pamięć o organizacji 4k x 8 posiada pojemność:

1. 4 kb

2. 8 kB

3. 32 kB

4. 4 kB

22. Która z poniżej zapisanych równości jest prawdziwa:

1. a + ab + a' = 0

2. a + bc = (a + b)(a + c)

3. (a + b)' = a' + b'

4. a
   b = a' b' + ab

23. Przedstawiona tablica prawdy jest prawdziwa dla funkcji logicznej:

a	b	c	y
0	0	0	1
0	0	1	1
0	1	0	0
0	1	1	0
1	0	0	1
1	0	1	1
1	1	0	0
1	1	1	0

1. y = a'b

2. y = b'

3. y = ab

4. y = a'

24. Układ cyfrowy TTL serii LS jest układem:

1. ulepszonym Schottky'ego

2. szybkim

3. Schottky'ego małej mocy

4. Schottky'ego o zwiększonej obciążalności

25. Obciążalność N = 10 oznacza, że:

1. do wyjścia układu można dołączyć 10 innych układów tego samego typu

2. do wyjścia układu można dołączyć 10 dowolnych układów

3. do wyjścia układu można dołączyć 10 wejść innych układów tego samego typu

4. do wyjścia układu można dołączyć 10 wejść dowolnych układów

26. Szybkość zmian sygnału wejściowego dla standardowych układów TTL powinna być:

1. nie mniejsza niż 1V/ms

2. nie mniejsza niż 1V/µs

3. nie mniejsza niż 1V/s

4. nie mniejsza niż 1V/ns

27. Serią układów CMOS kompatybilną z układami TTL jest:

1. seria 4000B

2. seria HCT

3. seria AC

4. seria HC

28. Przyjmując, że dioda LED ma prąd przewodzenia 10 mA i napięcie przewodzenia 1,8V,

dobierz wartość rezystancji w obwodzie przedstawionym na rysunku tak, aby dioda LED

świecąc sygnalizowała stan niski na wyjściu układu cyfrowego:




1. 300 Ω

2. 50 Ω

3. 3 kΩ

4. 5 kΩ

29. Jednym z zastosowań multipleksera jest realizacja funkcji logicznych. Układ przedstawiony na rysunku realizuje funkcję logiczną:




1. Y = b + a

2. Y = b' + a'

3. Y = b

4. Y = a

30. Układ logiczny opisany jest tablicą Karnaugh'a. Minimalna postać funkcji logicznej

opisującej ten układ ma postać:

bc a	00	01	11	10
0	1	0	0	1
1	0	0	1	1

1. (a + c')(a' + b)

2. (a + c')(a' + b)(b + c')

3. (a' + c)(a + b')

4. a + b' + c

31. Układ realizujący proces zamiany informacji kodowanej w kodzie 1 z n na kod

wewnętrzny urządzenia nazywamy:

1. dekoderem

2. transkoderem

3. koderem

4. demultiplekserem

32. Układ przedstawiony na rysunku jest częścią komparatora dwóch liczb
jednobitowych A, B. Realizuje on funkcję dla wyjścia:

1. 
   przeniesienia

2. większościowego

3. mniejszościowego

4. równościowego

1. Układ przedstawiony na rysunku jest: Q_A Q_B Q_C




1. rejestrem przesuwającym

2. rejestrem równoległym

3. licznikiem pierścieniowym

4. licznikiem mod 3

2. Pamięć o 10 wejściach adresowych i komórkach 8-bitowych ma pojemność:

1. 1 kB

2. 8 kB

3. 1 kb

4. 10 kb

35. Czas dostępu jest najważniejszym parametrem dynamicznym pamięci.
Obliczony jest on od chwili:

1. uaktywnienia pamięci do jej zablokowania

2. wystąpienia nowego adresu do ustalenia się stanu wyjściowego

3. uaktywnienia pamięci do ustalenia się stanu wyjściowego

4. uaktywnienia pamięci do ustalenia adresu

36. Pamięć o organizacji 2k x 8 posiada:

1. 20 wejść adresowych i 8 wejść danych

2. 8 wejść adresowych i 11 wejść danych

3. 11 wejść adresowych i 8 wejść danych

4. 10 wejść adresowych i 10 wejść danych

37. Rejestr jest:

1. układem cyfrowym zbudowanym z bramek

2. sekwencyjnym układem cyfrowym służącym do przechowywania informacji

3. kombinacyjnym układem cyfrowym

4. sekwencyjnym układem cyfrowym służącym do przetwarzania informacji

38. Na wejście informacyjne przerzutnika synchronicznego I podano przebieg jak na

rysunku. Na podstawie uzyskanego przebiegu na wyjściu Q określ typ przerzutnika:




1. T - wyzwalany zboczem narastającym

2. D - wyzwalany poziomem

3. D - wyzwalany zboczem narastającym

4. T - wyzwalany zboczem opadającym

39. Aby układ przedstawiony na rysunku był licznikiem asynchronicznym modulo 5

liczącym w przód należy:




Q_A Q_B Q_C

1. wyjścia Q_A i Q_B zewrzeć i połączyć z wejściami zerującymi CLR

2. wyjścia Q_A i Q_B podać na wejścia bramki AND, a jej wyjście połączyć z wejściami zerującymi CLR

3. wyjścia Q_A i Q_B podać na wejścia bramki NAND, a jej wyjście połączyć z wejściami zerującymi CLR

4. wyjścia Q_A i Q_B podać na wejścia bramki OR, a jej wyjście połączyć z wejściami zerującymi CLR

40. Która z wymienionych cech nie jest prawdziwa dla przerzutnika monostabilnego

UCY 74123:

1. układ ma wejścia zerujące

2. układ ma możliwość wydłużania impulsów

3. układ ma dwa wejścia sterujące

4. układ można wyzwalać przebiegiem wolnozmiennym

41. Układ przedstawiony na rysunku, zbudowany w oparciu o scalony sumator

czterobitowy UCY 7483 realizuje funkcję:




1. 4 - bitowego układu odejmującego A - B

2. 4 - bitowego układu odejmującego B - A

3. układu zamiany kodu 8421 na kod z nadmiarem 3

4. układu zamiany kodu z nadmiarem 3 na kod 8421

42. Tablica wzbudzeń przedstawiona na rysunku obrazuje działanie przerzutnika T. Na

podstawie tej tablicy można powiedzieć, że:

Qn	Qn+1	T
0	0	0
0	1	1
1	0	1
1	1	0

1. wejście T jest wejściem wpisującym

2. wejście T jest wejściem zerującym

3. przerzutnik utrzyma swój stan na wyjściu, jeżeli na wejście T podany będzie stan wysoki

4. zmiana stanu przerzutnika następuje wtedy gdy na wejście T podany będzie stan wysoki

43. Typową wartością napięcia w stanie wysokim na wyjściu bramki CMOS serii 4000B,

przy zasilaniu jej napięciem + 15 V jest:

1. + 10 V

2. + 7,5 V

3. + 12,5 V

4. + 15 V

44. W sumatorze 1- bitowym bez przeniesienia wyjście przeniesienia argumentów a i b

opisane jest zależnością logiczną:

1. ab

2. (a
   b)'

3. a
   b

4. a + b

45. Dwójkowy kod Greya ma cechę kodu:

1. ze stałym indeksem

2. cyklicznego

3. wagowego

4. dwójkowo-dziesiętnego

46. Liczba dziesiętna - 15 zapisana na 8 bitach w kodzie znak-uzupełnienie do 2 ma postać:
    a) 10001111
    b) 10000000
    c) 00010101
    d) 11110001
    

TABELA ODPOWIEDZI

Numer pytania	Odpowiedź	Numer pytania	Odpowiedź
1	b	26	b
2	c	27	b
3	a	28	a
4	a	29	c
5	a	30	a
6	c	31	c
7	d	32	d
8	b	33	a
9	d	34	a
10	a	35	b
11	d	36	c
12	b	37	b
13	c	38	c
14	a	39	c
15	d	40	d
16	a	41	c
17	b	42	d
18	d	43	d
19	c	44	a
20	c	45	b
21	d	46	d
22	b	47
23	b	48
24	c	49
25	c	50

- 2 -
















---