Kod binarny:

Kod ten jest wagowy z wagami odpowiednio: od prawej strony: 0,2,4,8, 16 (potęgi liczby dwa) itd.

Kod pierścieniowy:

Kod ten jest 10 cyfrowy wagowy. Gdzie pierwsza waga od lewej to odpowiednio 0, 1,2,3,4,5,6,7,8,9. Czyli np liczba dziesiętna 3 w kodzie pierścieniowym to będzie 0000001000. W tabeli po prawej mamy wypisane liczby od 0 do 9.

Kod Greya:

Obliczamy go w ten sposób, że mając kod binarny zawsze zostawiamy pierwszą jedynkę np 0001 w kodzie binarnym i greya jest taki sam. Natomiast liczbę za „1″ w kodzie binarnym zamieniamy na odwrotnośd tj. z „1″ na „0″ a z „0″ na „1″. Np 0010 – pierwszą jedynkę zostawiamy, liczbę zanią zamieniamy i otrzymujemy 0011.

Kod 2*421:

Jest to nic innego jak bity z wagami 2421 z tym, że w kodzie 2*421 jest taka różnica niż w kodzie Aikena, że kod ten korzysta z „2″ przed gwiazdką wtedy, tylko gdy jest to potrzebne. Odwrotnie jest natomiast w kodzie Aikena.

Kod Aikena 2421:

Jest to nic innego jak kod z wagami 2421 i tylko tym się różni od kodu binarnego dla pierwszych 4 bitów, że kod binarny ma wagi 8421.

Kod z nadmiarem 3(zwany też+3):

Oblicza się go bardzo prosto ma wagi takie sam jak kod binarny, lecz zawsze ma on 3 bity więcej tak więc 0 w tym kodzie jest 0011(3 w dziesiętnym), ponieważ 3-3=0. Jedynka będzie 0100(6 w dziesiętnym), bo 6-3=0.

Kod Wattsa:

Kod Wattsa obliczamy w ten sposób( nie wiem czy poprawny, bo go wymyśliłem sam i jeżeli ktoś ma jakieś konkretny, właściwy sposób niech się ze mną skontaktuje). Ze pierwszy bit ma wage 1 i tak jedynka jest wtedy 0001. Drugi bit to 3 i zeby otrzymad 2 trzeba odjąd 3-1 czyli 0011. Trzeci bit to 7 a 4 bit to 9. I tworzac np 6 trzeba odjac od 9, liczbe 3 czyli 1010.Bity z prawej strony odejmujemy od bitow z lewej i otrzymujemy liczbe.

Kod Johsona pseudopierścieniowy:

Tworzymy go w ten sposób, że do 5 jeden bit oznacza cyfrę 1 i je dodajemy i tak np trójka to będzie 00111 (3 bity). Natomiast powyżej liczby 5, zera na prawo liczą się jako 2 jedności czyli np liczba 9 to będzie (1+2+2+2+2)

Pod względem konstrukcyjno-technologicznym wszystkie układy cyfrowe scalone można podzielić ogólnie na:

bipolarne, w których podstawowymi elementami są tranzystory bipolarne,

unipolarne, nazywane również układamiMOS, w których podstawowymi elementami są tranzystory MOS.

Spośród wielu dostępnych klas (technik) układowych najważniejsze znaczenie mają:

układy TTL (ang. Transistor-Transistor Logic), które są układami bipolarnymi,

układy CMOS (ang. Complementary Metal Oxide Semiconductor), które są układami unipolarnymi - z tranzystorami p-MOS oraz n-MOS.

Podstawowe parametry techniczne układów cyfrowych:

Obciążalnośd logiczna bramki (N) - maksymalna liczba bramek, jaka może byd

równolegle sterowana z wyjścia pojedynczej bramki.

Napięcia poziomów logicznych (HIGH, LOW) - zakresy napięd

wejściowych oraz wyjściowych, które układ realizuje jako gwarantowany stan 1 oraz

gwarantowany stan 0.

Margines zakłóceo (UNM) - określa dopuszczalną wartośd napięcia sygnału

zakłócającego, nie powodującego jeszcze nieprawidłowej pracy układu.

Czas propagacji (Td) - określa czas opóźnienia odpowiedzi układu na sygnał

sterujący i jest podstawową miarą szybkości działania układu cyfrowego.

Moc strat na bramkę (Pd) - określa moc pobieraną przez układ ze źródła zasilania.

W układach fizycznych napięcie elektryczne może reprezentowad stany logiczne. Bramką nazywamy prosty obwód elektroniczny realizujący funkcję logiczną. Pewien zakres napięcia odpowiada stanowi logicznemu 0, a inny zakres stanowi logicznemu 1. Zwyczajowo stanowi 0 przypisujemy niższe napięcie niż stanowi 1 dlatego stan logiczny 0

nazywamy stanem logicznym niskim i oznaczamy L (ang. low ), a stan logiczny 1 nazywamy stanem logicznym wysokim i oznaczamy H ( ang. high ). Dopuszczalne poziomy napięd dla wejśd i wyjśd bramek są rozsunięte dla zapewnienia marginesu zakłóceo.

VOH minimalne napięcie wyjścia w stanie wysokim

VOL maksymalne napięcie wyjścia w stanie niskim

VIH minimalne napięcie wejścia w stanie wysokim

VIL maksymalne napięcie wejścia w stanie niskim

Sterowad można jedynie wejściami, a ilośd bramek w danym układzie scalonym zależy od architektury danego układu.

Układy TTL:

W układach TTL przyłączenie jakiegokolwiek wejścia A, B lub obydwu do masy (co oznacza stan wejśd równy 0) powoduje wyłączenie tranzystora T2 i T4, gdyż napięcie na bazie tranzystora T1 nie przekracza wartości 0,3V+0,7V=1V i jest niewystarczające do spolaryzowania złącza baza-kolektor tranzystora T1, złącza baza-emiter tranzystora T2 oraz złącza baza-emiter tranzystora T4 w stan przewodzenia (musiałoby byd równe co najmniej 0,7V+0,7V+0,7V=2,1V). Gdy T2 jest wyłączony, wtedy T3 jest włączony i napięcie na wyjściu układu osiąga

wartośd 5V-0,3V-0,7V=4V, co oznacza stan wyjścia układu równy 1.

UWAGA: Napięcie 0,7V jest napięciem na przewodzącym złączu p-n, a napięcie 0,3V jest napięciem UCE(sat) , a więc napięciem pomiędzy kolektorem i emiterem nasyconego tranzystora. Gdy oba wejścia A, B są na poziomie 1, wtedy złącza baza-emitery tranzystora T1 są spolaryzowane zaporowo - co powoduje, że napięcie na bazie tranzystora T1 może osiągnąd wartośd 2,1V i jest wystarczające do wprowadzenia tranzystorów T2 i T4 w stan włączenia. Napięcie na kolektorze tranzystora T2 (o wartości 1,4V) jest niewystarczające do spolaryzowania tranzystora T3 w stan przewodzenia (ze względu na obecnośd diody) i tranzystor T3 jest wyłączony. Napięcie wyjściowe osiąga wartośd 0,3V i jest równe napięciu UCE(sat) tranzystora T4 - co oznacza stan 0 na wyjściu układu.

Układy CMOS:

Układy CMOS zawierają komplementarne pary wzbogacanych ("normalnie wyłączonych") tranzystorów n-MOS oraz p-MOS. Przy napięciu UGS = 0 żaden tranzystor nie przewodzi. Podstawowym układem CMOS jest układ inwertera Dodatni biegun napięcia zasilającego +UDD jest przyłączony do źródła S tranzystora p-MOS (oznaczonego symbolem Tp), podczas gdy źródło S tranzystora n-MOS (oznaczonego symbolem Tn) jest na masie. Koocówki drenów D obu tranzystorów są połączone razem i tworzą wyjście układu. Gdy napięcie wejściowe UI = UGS jest równe 0, wtedy tranzystor Tn jest wyłączony. Dla tranzystora Tp napięcie UGS = UI - UDD = -UDD , a zatem Tp jest włączony. Napięcie wyjściowe jest równe napięciu UDD , co oznacza stan 1. Gdy napięcie wejściowe jest dostatecznie duże (dodatnie), co oznacza stan 1, wtedy tranzystor Tn jest włączony, a tranzystor Tp jest wyłączony. Napięcie wyjściowe jest praktycznie równe 0V, co oznacza stan 0. Podstawową zaletą układów CMOS jest znikomy pobór mocy, który występuje wyłącznie podczas przełączania.

Układy kombinacyjne – Technologia TTL i CMOS – Uwagi praktyczne:

CMOS-owe rodziny 74HCT oraz 74ACT mają te same napięcia zasilania ipoziomy logiczne jak rodziny TTL. Wszystkie rodziny oznaczone 74...... mają te same kody numerowe określające funkcję danego układu oraz identyczny rozkład wyprowadzeo. Umożliwia to łączenie układów CMOS i TTL między sobą (są one układowo kompatybilne).

Gdy wymagany jest niski pobór mocy i rozszerzony zakres napięd logicznych, wtedy stosujemy układy CMOS rodziny 4000B. Są one szczególnie chętnie wykorzystywane przy stosowaniu zasilania bateryjnego.

Największą gęstośd upakowania elementów w chip-ie osiąga się w układach CMOS, stąd układy skali LSI oraz VLSI są układami CMOS.

Układy CMOS charakteryzują sie niskim poborem mocy, ale są stosunkowo wolniejsze od układów TTL, chociaż - układy rodziny 74ACT ustępują w szybkości tylko najszybszym układom TTL tj. rodzinie 74AS.

Układy CMOS charakteryzują się znacznie większym marginesem zakłóceo niż układy TTL

Układy CMOS są chętniej stosowane w LSI ze względu na mniejsze ciepło wydzialne na małej powierzchni

Układy kombinacyjne – Przykładowe funkcję

Każdy układ kombinacyjny posiada n wejśd i m wyjśd. Sygnał na wyjściu ma dwie wartości {0, 1}

Tablica prawdy dla funkcji boolowskiej – w wierszu tablicy wpisujemy kombinację zero-jedynkowe zmiennych niezależnych wierszy takich jeśli 2n gdzie n jest liczbą zmiennych. Wpisuję się je tak by stanowiły kolejne liczby dziesiętne w systemie dwójkowym. Ostatnia kolumna jest przeznaczona do wpisywania wartości funkcji dla poszczególnych stanów wejściowych.

Układy Kombinacyjne - Minimalizacja funkcji boolowskich:

W realizacji praktycznej układów kombinacyjnych konieczna jest minimalizacja funkcji w celu:

Minimalizacji liczby bramek

Zastosowania bramek z konkretnego zbioru np. (NAND, NOR)

Unikanie bramek wielowejściowych

Uwarunkowania technologiczne (w technice cyfrowej w szczególności mikroprocesorowej dąży się do

minimalizacji rozmiarów układów w celu upakowania ich na coraz mniejszej powierzchni)

Układy kombinacyjne są to układy, których stan na wyjściu Y zależy tylko od wejśd I nie zależy od czasu.

Poza układami kombinacyjnymi budowanymi z podstawowych bramek możemy wyróżnid układy kombinacyjne o

bardziej złożonej budowie :

Mulitipleksery

Demultipleksery

Kodery

Dekodery

Transkodery

Multiplekser (MUX) – jest to układ kombinacyjny o n wejściach adresowych i 2n wejściach informacyjnych i jednym

wyjściu Y. Układ ten jest sterowany przełącznikiem cyfrowym. Na jego wejścia adresowe podaje się binarnie

zakodowany numer wejścia z którego informacja ma byd przeniesiona na wyjście układu. Multiplekser może posiadad

wejście strobujące (S), które ustala stan 0 lub 1na wyjściu niezależnie od stanu wejśd. Multiplekser jest układem

umożliwiajacym przełaczanie (komutacje) sygnałów cyfrowych. W postaci układów scalonych dostepne sa np.

Demultiplekser (DeMux) : jest to układ kombinacyjny spełniający funkcję

odwrotną do multipleksera. Posiada jedno wejście informacyjne, n wejśd

adresowych oraz 2n wyjśd informacyjnych na które zostaje przekazywany sygnał z

wejścia. Wyjście w demultiplekserze jest określane przez podanie jego numeru na

linie adresowe A0 do An.

Na pozostałych wyjściach jest stan logicznego zera. Zazwyczaj spotykane są

multipleksery z wyjściem zanegowanym.

Rys. Schemat ogólny demultipleksera

Podobnie jak w przypadku multiplekserów spotyka się układy 1:2 (tzw. dwubitowe), 1:4 (tzw. Czterobitowe), 1:8(tzw.

Ośmiobitowe):

Koder(Enkoder):

Koderami nazywamy układy służące do przetwarzania kodu 1 z n podanego na wejście układu w określony dwójkowy kod wyjściowy. Kodery są to więc układy stosowane do wprowadzania informacji w postaci liczb dziesiętnych do systemów cyfrowych. Na wyjściu kodera pojawia się odpowiadający numerowi wyróżnionego wejścia, przedstawiony w kodzie dwójkowym. Układy te posiadają n wejśd przy czym tylko jedno z wejśd jest w danym czasie aktywne. Jeśli kodem wejściowym jest kod „1 z n” bez negacji to wejście aktywne znajduję się w stanie 1 (wysokim – H) a pozostałe 0 (niskim – L). Sygnał aktywny pojawiający się na jednym z wejśd zostaje zakodowany w słowo binarne m-bitowe (m wyjśd kodera) i na wyjściu pojawia się numer danego wejścia aktywnego przedstawiony w zadanym kodzie dwójkowym.

Przykładem scalonego kodera może byc układ 74147. Służy on do zamiany kodu "1 z 10" (z negacja) na kod BCD (też z negacja). Oznacza to, że wszystkie wejscia układu sa w stanie logicznym 1. Wyróżnienie jednego z nich oznacza podanie na to wejscie stanu logicznego 0. Podobnie rzecz sie ma z kodem wyjsciowym - na wyjsciu otrzymamy zanegowane słowo w kodzie BCD (po wyróżnieniu wejscia 3 na wyjsciu otrzymamy kod: 1100 - zanegowana 3 - 0011).

Dekoder:

Jest to układ służący do zamiany kodów wejściowych na kod „1 z n” oznaczenie „1 z n” mówi, że w stanie

wyjściowym z dekodera składającym się z n bitów tylko jeden przyjmuje wartośd 0.

Przykładem dekodera jest układ UCY7442. Jest to dekoder kodu BCD na kod dziesiętny. Na wyjścia ABCD podajemy

słowo reprezentujące cyfrę dziesiętną w BCD. Wyjście układu 7442N stanowi 10 linii (0-9), Na linii o numerze

równym wartości słowa wejściowego pojawi się poziom logiczny 0 na pozostałych 1. Gdy bity słowa wejściowego

tworzą kombinację zabronioną, na wszystkich wyjściach są utrzymywane wysokie poziomy napięd. Dekoder

Układy sekwencyjne:

Układy kombinacyjne są to w przeciwieostwie do układów kombinacyjnych układy których stan na wyjściu zależy nie tylko od aktualnego tanu wejśd ale też stanów na wyjściach w przeszłych cyklach.

Układy sekwencyjne dzielimy na dwa rodzaje:

Asynchroniczne

Synchroniczne

W układach asynchronicznych zamiana sygnałów wejściowych x powoduję zmianę sygnału na wyjściu. W układach tych przyjmuję się, że jednoczesna zamiana kilku sygnałów jest niemożliwa.

Zamiana stanu wewnętrznego następuje wyłącznie w określonych chwilach, które wyznacz sygnał zegarowy.

Każdy układ synchroniczny posiada wejście zegarowe określone jako CLK lub Clock. W układach tych nawet podczas braku zmiany na wejściach stan wewnętrzny może ulec zmianie w kolejnych taktach zegara. Jeśli układ reaguje na określony stan logiczny zegara to jest statyczny. Jeżeli reaguje na zmianę sygnału zegara to jest dynamiczny.

Układ dynamiczny może byd wyzwolony zboczem opadającym lub narastającym.

Jeśli układ synchroniczny nie ma wejśd a jedynie charakteryzuję do wewnętrzny stan to taki nazywamy automatycznym.

Układy sekwencyjne dzielimy na:

Przerzutniki

Liczniki

Rejestry

Przerzutniki:

Przerzutniki dzielą się na asynchroniczne (RS) i synchroniczne (RS, JK, T, D). Należy zauważyd, że przerzutnik RS może byd asynchroniczny (nie posiada wejścia zegarowego) lub synchroniczny (posiada wejście zegarowe), lecz zawsze posiada tzw. stan zabroniony (kombinacja, która zaprzecza działaniu przerzutnika). Pozostałe przerzutniki pozbawione są tej wady, gdyż są przerzutnikami dwutaktowymi (tzw. master-slave M-S). Wszystkie przerzutniki powinny posiadają charakterystyczne wejścia i wyjścia.

wejścia informacyjne synchroniczne (RS, JK, T, D) ,

wejścia asynchroniczne zerujące (R) i ustawiające (S) ,

wejście zegarowe synchronizujące (C) ,

wyjście proste (Q),

wyjście zanegowane (NOT(Q)).

Asynchroniczny przerzutnik RS:

Przerzutnik prosty RS jest najprostszym układem z pamięcią.

Można go zbudowad z dwóch bramek NOR.

Przerzutnik ten ma dwa wejścia jedno R – resetujące (kasujące)

oraz drugie S – ustawiające (zapisujące) oraz dwa

komplementarne wyjścia proste Q i zanegowane ~Q.

Na wejściach R i S nie mogą byd jednocześnie dwa stany wysokie tzn. 1 ponieważ wtedy na obu wyjściach panuje

poziom logiczny 0 co przeczy zasadzie działania przerzutnika. Istotą bowiem jest możliwośd uzyskania

komplementarności na wyjściach.

Przerzutnik RS znajduję się w stanie spoczynku (pamiętania) gdy na obu wejściach pojawi się poziom logiczny 0.

W stanie tym poziom logiczny na wyjściu prostym Q może mied wartośd 0.

Jeżeli na wyjściu prostym Q jest poziom logiczny 1 to mówimy, że do przerzutnika jest wpisywana jedynka lub lub że

jest ustawiony.

Jeżeli na wyjściu prostym Q jest poziom logiczny 0 to mówimy, że do przerzutnika wpisywane jest zero lub że przerzutnik jest zerowany.

Inaczej mówiąc przerzutnik RS można skasowad podając jednocześnie do wejścia R napięcia o poziomie logicznym 1.

Warto zauważyd, że

Kasowanie przerzutnika RS skasowanego nie zmienia jego stanu

Zapisywanie przerzutnika RS zapisanego nie zmienia jego stanu

Często do budowy przerzutnika RS zamiast bramek NOR używa się

bramek NAND . Przerzutnik taki jest zapisywany gdy na wejściu

ustawiającym ma poziom logiczny 0. Stąd nazwa przerzutnik prosty

~RS dla odróżnienia od układu zbudowanego z bramek NOR. Pewna

odmiennośd w tym przypadku polega na tym, że wyjście proste jest

Q wyprowadzone z bramki sterowanej sygnałem ustawiającym a

wyjście zanegowane ~Q z bramki sterowanej sygnałem kasującym.

Synchroniczny przerzutnik D:

Są trzy rodzaje tego przerzutnika, tzn. wyzwalane poziomem, zboczem narastającym i zboczem opadającym. Gdy na wejście zegarowe jest podany odpowiedni sygnał (jeden z trzech) przerzutnik sprawdza co jest podane na wejściu D i przenosi ten stan na Q. Przerzutnik posiada też wejścia asynchroniczne - SET, RESET. Łącząc na stałe wejście D z NIE Q otrzymujemy przerzutnik T.

Pierwszy rodzaj jest to rozbudowana wersja przerzutnika RS wzbogacona o inwerter pozwalający na sytuacje R=~S.

Układ taki ma jedno wejście programujące i dzięki inwerterowi w układzie spełniony jest warunek S = D i R = ~D.

Tak długo jak sygnał zegarowy C = 1 w przerzutniku tym mamy Q = D.

Druga z rozpatrywanych kombinacji pozwala na otrzymacie układu tzn. wyzwalanego zboczem sygnału.

Tzn. zmiana stanu na wyjściach oprócz zmiany stanów wewnętrznych przerzutnik taki jest wrażliwy na zmiany sygnału zegarowego. Wyzwalanie zboczem polega na tym, że w chwili gdy napięcie ba wejściu zegarowym C zmienia się z poziomu logicznego 0 na 1, następuje przepisanie informacji z wejścia D na wyjście Q. Przerzutnik pozostaje w tym stanie do czasu pojawienia się kolejnego zbocza narastającego na wejściu zegarowym. Zmianę stanu przerzutnika można również wymusid podając sygnały kasujący ~R lub ustawiający lub ustawiający ~S do wejśd asynchronicznych. Praca układu przebiega poprawnie, jeżeli podczas doprowadzenia dodatniego zbocza impulsu zegarowego napięcie ba wejściu D będzie już ustalone na jednym z dwóch poziomów logicznych.

Przerzutnik taki ma wejście informacyjne D, wejście zegarowe C oraz dwa wejścia asynchroniczne ~R i ~S., które działają niezależnie od wejścia zegarowego. Wystąpienie odpowiednich stanów na wejściu ~R i ~S wymusza odpowiednio stan 0 lub 1 na wyjściu Q. Układ jest zbudowany z trzech przerzutników RS. W czasie zmiany sygnału zegarowego ze stanu 0 na 1 informacja podana na wejście D jest wpisywana do przerzutnika I lub do przerzutnika II jeżeli D=0. Wyjścia bramek tych przerzutników sterują ustawieniem bramek 5 i 6 przerzutnika wyjściowego. Powrót do stanu 0 na wejściu synchronizującym powoduje wymuszenie stanu 1 na wyjściach 2 i 3, a tym samym przerzutnik wyjściowy podtrzymuje stan poprzedni. Gdy na wejście D podany jest stan 0 i wejście zegarowe jest w stanie 0, wówczas na wyjściu bramki 4 pojawi się stan 1, a na wyjściu bramki 1 pojawi się stan 0. Wyjścia bramek 2 i 3 znajdują się w stanie 1. Zmiana sygnału zegarowego ze stanu 0 na 1 w chwili osiągnięcia wartości progowego bramki 3, powoduje pojawienie się na jej wyjściu stanu 0 a na wyjściach ~Q i Q III przerzutnika odpowiednio 1 i 0.

Jeżeli na wejście D podany jest stan 1 i wejście zegarowe jest w stanie 0, to w takim przypadku wyjście bramki 4 przyjmuje stan 0, wyjście bramki 1 – stan 1. Przy zmianie sygnału z 0 na 1 na wejściu zegarowym, na wyjściu bramki 2 pojawi się stan 0 i wyjście Q przyjmuje stan 1.

Przerzutnik typu JK:

Przerzutnika JK jest elementem bardziej uniwersalnym niż przerzutnik D.

Ma dwa wejścia informacyjne nazywane J i K.

Wejścia te umożliwiają oddziaływanie na stan przerzutnika zgodnie z tablicą.

Z reguły spotykane są przerzutniki JK dwutaktowe, znaczy to, że do

ustalenia stanu przerzutnika wymagane są dwa kolejne zbocza impulsu

zegarowego(czyli pojedyoczy impuls prostokątny).

Przerzutnik dwutaktowy działa w ten sposób, że w czasie pierwszego zbocza

narastającego są próbkowane stany wejśd J i K, drugie natomiast zbocze

opadające powoduje zgodną z tablicą działania zmianę stanu przerzutnika.

Tak więc zmiana sygnałów wyjściowych Q i ~Q następuje przy opadającym

zboczu impulsu zegarowego.

Fakt ten sygnalizowany przez rysowanie trójkąta i symbolu negacji na wejściu

zegarowym przerzutnika.

Dla poprawnej pracy przerzutnika sygnały na wejściach informacyjnych powinny

byd ustalone przez cały czas trwania impulsu zegarowego. Jeżeli stanu wejści J iK

zmienią się w czasie, gdy sygnał zegarowy ma wartośc 1 ro przerzutnik może

działad niezgodnie z podaną tablicą oraz wykresami czasowymi.

Sygnały asynchroniczne ~R i ~S oddziałują identycznie jak w przypadku

przerzutnika D.

Liczniki synchroniczne:

Licznik jest to układ cyfrowy sekwencyjny, służący do zliczania i pamiętania liczby impulsów podawanych na jego wejście zliczające. Liczniki dodające (zliczające w przód, zliczające w górę) po każdym impulsie wejściowym zwiększają liczbę pamiętaną w liczniku o jeden. Natomiast liczniki odejmujące (zliczające w tył, zliczające w dół) zmniejszają o jeden zawartośd licznika. W przypadku konieczności dodawania i odejmowania impulsów w jednym liczniku, są używane tzw. liczniki rewersyjne (dwukierunkowe). Podstawowym elementem liczników jest przerzutnik synchroniczny. Przykład użycia przerzutnika w funkcji licznika modulo 2 (dwójki liczącej) ilustruje poniższa aplikacja.

Łatwo zauważyd, że układ z dwóch dwójek liczących zlicza impulsy wejściowe w trybie modulo4.

Liczniki są budowane w ten sposób, że wyjście przerzutnika Q jest jednocześnie wyjściem licznika.

Liczba wyjśd licznika jest równa liczbie przerzutników i określona mianem długości licznika.

Określona kombinacja stanów przerzutników, z których zbudowano licznik jest nazywana stanem licznika.

Jeżeli licznik zbudowano z n przerzutników, to maksymalna liczba stanów licznika wynosi . Rzeczywista liczba stanów licznika musi spełniad nierównośd. Liczba N nazywana jest pojemnością licznika.

Jeżeli licznik przechodzi cyklicznie przez wszystkie stany (tzn. po przejściu N stanów

cykl jest powtarzany) to licznik taki nazywamy licznikiem modulo N.

Po podaniu na jego wejście zliczające K impulsów, licznik taki wskaże zliczenie L impulsów, gdzie L = K mod N jest

resztą z dzielenia całkowitego liczby K przez N. Jeżeli licznik przechodzi przez wszystkie stany jednokrotnie ( i po

osiągnięciu ostatniego pozostaje w nim), to taki licznik nazywany jest licznikiem „do N”.

Liczniki są szczególnym rodzajem układów sekwencyjnych synchronicznych. Przebieg zegarowy jest tutaj sygnałem

wejściowym licznika, a zliczane impulsy są impulsami przebiegu synchronizującego prace przerzutników. Liczniki

budowane w taki sposób, że wyjście przerzutnika jest źródłem sygnału zegarowego

(wejściowego) dla kolejnego przerzutnika nazywane są licznikami szeregowymi lub asynchronicznymi. Przy takim

połączeniu, zmianę stanów przerzutnika następnego powoduje przerzutnik poprzedni. Zliczane impulsy są podawane

tylko do jednego przerzutnika. Liczniki scalone są budowane zarówno jako szeregowe lub równoległe

(synchroniczne). W liczniku równoległym sygnał zegarowy (będący dla licznika zawsze przebiegiem impulsów

zliczanych ) jest doprowadzony jednocześnie do wejśd synchronizujących wszystkich przerzutników. Pojawienie się

kolejnego impulsu zliczanego sprawia, że wszystkie przerzutniki jednocześnie przetwarzają informację wejściową i

czas ustalania się kolejnego stanu licznika wyznacza przerzutnik o najdłuŜszym czasie propagacji.

W wielu licznikach scalonych częśd przerzutników pracuje synchronicznie a częśd asynchronicznie. Nazywane są one

licznikami licznikami asynchroniczno - synchronicznymi.

Najczęściej stosowane są liczniki zliczające mod 10 (dekady) i mod 16 (licznik dwójkowy- binarny).

Aby rozszerzyd pojemnośd licznika możemy połączyd go z innymi licznikami bądź przerzutnikami. Łączenie to możemy

przeprowadzid równolegle lub szeregowo. Przy połączeniu szeregowym sygnał zliczany jest doprowadzany do

pierwszego licznika, a wyjście pierwszego licznika ( o najwyższej wadze) łączymy z wejściem zliczającym drugiego

licznika. Połączenie szeregowe ogranicza szybkośd działania licznika (szeregowe połączenie elementów będących

źródłem opóźnienia). Pozbawione tej wady są liczniki połączone

równolegle.

Połączenie równoległe polega na tym, że sygnał zliczany podawany jest jednocześnie do pierwszego licznika i bramki AND, której wyjście podłączamy do wejścia drugiego licznika.

Oprócz impulsów zliczanych naleŜy do bramki podłączyd te wyjścia licznika pierwszego, które po zliczeniu N-1 impulsów (gdzie N – pojemnośd licznika pierwszego) mają stan wysoki. Dla licznika mod 10 będzie to 9 impulsów. Po ich zliczeniu stan licznika wynosi wiec 1001 i oba sygnały doprowadzone do wejśd bramki AND mają poziom wysoki. Kolejny impuls przebiegu zliczanego (dziesiąty) zostanie zatem przepuszczony przez bramkę AND. Licznik następny zliczy więc jeden impuls. Ponieważ pierwszy licznik zostaje tym samym impulsem (zboczem opadającym) wyzerowany, przeto bramka ponownie zablokuje przepuszczanie impulsów do

drugiego licznika. Zliczenie kolejnego impulsu przez drugi licznik nastąpi dopiero po kolejnych

dziesięciu impulsach wejściowych.

Połączenie liczników o pojemnościach N1, N2, itd. Daje w rezultacie licznik o pojemności . Wykorzystując liczniki scalone o określonej pojemności oraz funktory takie jak np. bramki NAND czy NOR jesteśmy w stanie budowad liczniki typu modN lub „do N” praktycznie o dowolnej pojemności wykorzystując wejścia ustawiające licznika scalonego.

Jak łatwo zauważyd analizując przebiegi wyjściowe liczników, licznik modN jest dzielnikiem częstotliwości przez N. Częstotliwośd przebiegu wyjściowego jest N – krotnie mniejsza niŜ częstotliwośd wejściowa.

Liczniki asynchroniczne:

Układ ten zawiera cztery przerzutniki synchroniczne typu MS (Master - Slave). Pierwszy z nich (A) jest jednobitowym licznikiem mod2, a trzy pozostałe (B,C,D) tworzą licznik mod5.

Trzy przerzutniki (A,B,C) są przerzutnikami typu JK, a czwarty przerzutnik jestprzerzutnikiem RS.

Układ scalony ’90 ma dwa wejścia zliczające CPa i CPb , cztery wejścia sterujące R0(1), R0(2), R9(1), R9(2), oraz cztery wyjścia Qa, Qb, Qc, Qd. Moż e byd wykorzystany jako licznik mod2. Wówczas wejściem zliczającym będzie

wejście CPa, a wyjściem tego licznika wyjście Qa. Wykorzystanie licznika zliczającego mod5 wymaga doprowadzenia przebiegu impulsów zliczanych do wejścia CPb, a wyjściami takiego licznika są wyjścia Qb, Qc, Qd o wagach odpowiedniomod10 mod10 c R c R Qa Qb Qc Qd Qa Qb Qc Qd

Jednostki Dziesiątki

Zerowanie