ANALIZATOR STANÓW LOGICZNYCH I UZALEŻNIEŃ CZASOWYCH
Adres: A0, … , A15
Dane: D0, … , D7
Sygnały sterujące: MEMR, MEMW, IOR, IOW
Typowy system mikroprocesorowy
System pomiarowy w oparciu o C
24 wejścia
Schemat blokowy analizatora.
Istnieją cztery fazy pracy analizatora stanów logicznych (LA):
ustawianie trybu (mode setting) - before triggering system
pobieranie danych (do pamięci wewnętrznej, bez udziału komputera)
przesył danych (do pamięci komputera, after fulfilling the external memory)
wyświetlanie danych
28 object signals: 24 inputs, EXTT, EXTQ, EXTC, analog input;
10 high speed bus signals: CLK, CLK4, (8 defined trigger signals);
8 internal data bus signals: (8 input read memory signals);
44 internal condition bus signals: A123, S1, CS2, OE, OC, CLKS, GO, ANALOG, STR, STOP;
10 IBM address bus signals: A0, …, A9;
8 IBM data bus signals: D0, …, D7;
4 IBM control bus signals: IOR, IOW, RESET, AEN
4 supply wires: +12V, -12V, +5V, GND.
Schemat blokowy układów wejściowych.
Schemat blokowy układu kontroli warunków
Schemat blokowy układu pamięci.
Schemat blokowy układu taktującego.
Dekoder adresów
A9 |
A8 |
A7 |
A6 |
A5 |
A4 |
A3 |
A2 |
A1 |
A0 |
1 |
0 |
1 |
1 |
|
|
|
|||
Turbo Pascal: odczyt wartość := Port[adres];
zapis Port[adres] := wartość;
Turbo C: odczyt wartość = inportb(adres);
zapis outportb(adres,wartość);
P
I/O
RAM
ROM
Adres
16
Dane
Sygn. sterujące
8
4
C
układ pomiarowy
Obiekt
Układy wejściowe
Blok pamięci
Układ taktujący
Blok komunikacji
Blok kontroli warunków
IBM PC XT/AT
KONSOLA
Gniazdo rozszerzeń
UŻYTKOWNIK
użytkownik
…
EXTQ EXTT EXTC
Interface block
Data acquisition sequencer
8
STR
CLKS
GO
Internal logic
Internal logic
…
…
ANALOG
…
INPUT
INPUT
…
INPUT
…
6x 75175
CLKS
…
STOP
…
Data acquisition sequencer
6x `194
GO
Interface block
STR
3x `374
Data acquisition sequencer
Internal logic
INTERNAL DATA BUS
Interface block
… 24 linie …
CLK
OC
S1
CLK4
ANALOG
wyjście (RAM0 - RAM23)
`374
CLK
8
s `194 
s `194 
175
175
CLK4
S1
ANALOG
Detektor
stanu
wyzwal.
Licznik
8-bitowy
Przerzutnik
Licznik
12-bitowy
Układ blokady zegara
GO
RAM0 - RAM7, S0 - S7, L0 - l7
STRTGO
DELS
DEL0 - DEL7
POZS
EXTQ
CLKT
INITSTOP
EXTSTOP
EXTT
STRR
L7
RAM7
RAM0
L0
S7
S0
. . .
GO
STRTGO
Gen. sygn. zapisu
Układy pamięci
Gen. adresów
CS2
OE
A123
CLK
RAM0,
…,
RAM23
WR
A0, …, A12
Gen. wewnętrzny
Wybór zegara
Wybór trybu
Wybór
zbocza
EXTT
EDGE
CS3
FRC
FRB
FRA
INTSTOP
EXTSTOP
CLK4
CLKS
S1S
CLK
AEN
A8
A9
A4
A5
A9
E1A
E1B
E2
A
B
C
`138
0
1
2
3
4
5
6
7
0
1
2
3
4
5
6
7
`138
A
B
C
E1A
E1B
E2
PA
PB
PC
A3
A2
A6
IOR
8255
CS
A0
A1
IOR
IOW
WAŻNE
CONTROL
IOW
A1
A0
2E0H
2E0H
WAŻNE
Adres:
Dane:
IOR
IOW
CS
ODCZYT
ZAPIS
Wyszukiwarka