WDA Lab2 Sprawko ask, WAT, semestr III, Wprowadzenie do automatyki


WOJSKOWA AKADEMIA TECHNICZNA

Laboratorium z przedmiotu

Wprowadzenie do automatyki

Ćwiczenie NR 2

Temat: Programowanie sterowników PLC.

Autor:

Michał Popławski

I8Y3S1

Prowadzący:

mgr inż. Małgorzata Rudnicka - Schmidt

Zadania:

1. Przedstawić zadanie nr 1 z pierwszego laboratorium w postaci schematu drabinkowego i blokowego.

2. Przedstawić zadanie nr 2 z pierwszego laboratorium w postaci schematu drabinkowego i blokowego.

3. Zaprojektować układ sterujący pracą silnika:

Stworzyć projekt w środowisku FBD, układ ma posiadać 6 wejść i 2 wyjścia

- I1 - włączenie silnika

- I2 - wyłączenie silnika

- I3, I4, I5 - awaria silnika i włączenie alarmu

- I6 - wyłączenie alarmu

- Wykorzystanie RS

Zadanie 1.

Inicjały MP. Kod ASCII litery M to 4D(h), zaś dla litery P jest to 50(h).

Liczba 4D binarnie to 1001101 - 4 ostatnie bity, które uwzględnione są w treści zadania.

Liczba 50 binarnie to 1010000 - podobnie jak wyżej interesujące są 4 ostatnie bity.

Zamieniłem literę, która miała być rozpatrywana w zadaniu, gdyż 4 ostatnie bity były zerami. Wybrałem literę S w kodzie ASCII reprezentowaną przez liczbę a binarnie wyglądającą tak: 1010011.

Dołączyłem wydruki schematów w trybie FBD i LDD.

Zadanie 2.

Układ ma zawierać 4 wejścia i 2 wyjścia. Nadal zajmujemy się kodowaniem 2 znaków ASCII - M i S. Dołączyłem wydruki schematów w trybie FBD i LDD.

Zadanie 3.

Dołączyłem wydruk z programu LOGO!Soft Comfort 4. Jest on w trybie FBD.

0x01 graphic

Reprezentacja w schemacie blokowym.

Połączenie

Opis

Wejscie S

Sygnał na wejściu S ustawia wyjście Q.

Wejscie R

Sygnał na wejściu R resetuje wyjście Q. Wyjście Q jest resetowane również, gdy na obu wejściach jest sygnał (Reset jest priorytetowy)

Parameter

Set(on) (włączenie) - oznacza przechowywanie statusu w pamięci

Wyjscie Q

Wyjście Q jest ustawione na zadaną wartość dopóki nie nastąpi reset.

Latching Relay (RS) reprezentuje prostą, binarną pamięć logiczną. Wartość na wyjściu zależy od stanu wejścia oraz poprzedniego stanu wyjścia.

Tabela logiczna RS:

S

R

Q

Komentarz

0

0

x

Status niezmieniony

0

1

0

Reset

1

0

1

Set

1

1

0

Reset

Wnioski

Wszystkie układy działają poprawnie.



Wyszukiwarka

Podobne podstrony:
WDA Lab4 Sprawko ask, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab5 Sprawko ask, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab2 Sprawko, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab3 Sprawko, WAT, semestr III, Wprowadzenie do automatyki
WDA LAB 3, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab7Sprawko, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab4Sprawko, WAT, semestr III, Wprowadzenie do automatyki
WDA Lab8Sprawko, WAT, semestr III, Wprowadzenie do automatyki
WDA6, WAT, semestr III, Wprowadzenie do automatyki
wejsciowka 2wda, WAT, semestr III, Wprowadzenie do automatyki
WDA7, WAT, semestr III, Wprowadzenie do automatyki
Lab2, WAT, semestr III, Wprowadzenie do kryptologii
LabKacz, WAT, semestr III, Wprowadzenie do kryptologii
LabGradz, WAT, semestr III, Wprowadzenie do kryptologii
SPRAWKO ASK, WAT, SEMESTR I, AOK, LAB
sprawko BD, WAT, semestr III, Bazy danych
Sprawozdanie 2 (WEiP-2014)RF, WAT, semestr VII, Wprowadzenie do ekonometrii i prognozowania
Sprawozdanie 6 (WEiP-2014)Rflorianczyk, WAT, semestr VII, Wprowadzenie do ekonometrii i prognozowani

więcej podobnych podstron