Sprawozdanie z laboratorium techniki cyfrowej w ZUT. |
||||
Temat ćwiczenia: |
Badanie multiplekserów (MUX) i demultiplekserów (DMUX). |
|||
Sprawozdanie wykonał:
|
Zespół:
|
Rok:
|
Semestr:
|
Grupa:
|
Data:
|
Ocena:
|
Podpis prowadzącego:
|
||
SPIS TREŚCI
Opis ćwiczenia
Badanie multiplekserów (MUX) i demultiplekserów (DMUX).
Cel ćwiczenia: Celem ćwiczenia jest poznanie zasad działania i możliwości zastosowań multiplekserów i demultiplekserów. a także poznanie metod projektowania i budowy układów wykorzystujących podane układy do różnych zastosowań w technice cyfrowej.
Przeprowadzić badanie tablicy ilustrującej działanie multipleksera UCY 74151, posiadającego: 8 wejść informacyjnych, 3 wejścia adresowe, jedno wejście strobujące S o podwyższonym priorytecie, posiada także 1 wyjście proste Y i 1 zanegowane W.
S |
C B A |
Y W |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Zrealizować za pomocą multipleksera 74151 układ generujący funkcję logiczną o postaci:
zapis cyfrowy funkcji
|
|
|||
c |
00 |
01 |
11 |
10 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
0 |
po zminimalizowaniu
realizacja z multipleksera
Zadaną funkcję można zrealizować z 3 bramek i inwertera (narysować schemat układu), taka struktura jest nie programowalna, natomiast korzystanie z multipleksera przy zmianie realizowanej funkcji wystarczy dokonanie kilku poprawek. Sprawdzić i dołączyć do sprawozdania tablice prawdy przy wykonaniu z MUX i z bramek.
Zrealizować za pomocą multipleksera 74151 układ generujący funkcję logiczną o postaci:
Do realizacji funkcji potrzebne są cztery wejścia adresowe, a jest ich trzy. Należy więc wykorzystać w sposób nietypowy jedno z wejść informacyjnych.
Tablica prawdy do realizacji zadanej funkcji przedstawia się następująco: Na wejścia 2.4,6,7 zadajemy sygnał 0, na wejście 0 zadajemy sygnał 1. Do wejścia 5 należy doprowadzić sygnał ~d, a do wejścia 1 i 3 sygnał d, można to zrealizować podłączając inwerter, albo wykorzystując Pulsar Switches PS. Testowanie polega na sprawdzeniu tablicy wierności pamiętając, że przy wciśniętym PS na d jest „1",a na d „0" przy puszczonym poziomy zostaną odwrócone.
d |
c |
b |
a |
W |
wej |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Zbudować układ kombinacyjny opisany funkcją logiczną o postaci:
Wykorzystując multiplekser 74151.
|
d |
C |
b |
|
a |
Y |
Adres |
0 |
0 |
0 |
|
0 |
0 |
0 |
0 |
0 |
0 |
|
1 |
1 |
Adres |
0 |
0 |
1 |
|
0 |
1 |
1 |
0 |
0 |
1 |
|
1 |
1 |
Adres |
0 |
1 |
0 |
|
0 |
0 |
2 |
0 |
1 |
0 |
|
1 |
1 |
Adres |
0 |
1 |
1 |
|
0 |
0 |
3 |
0 |
1 |
1 |
|
1 |
1 |
Adres |
1 |
0 |
0 |
|
0 |
1 |
4 |
1 |
0 |
0 |
|
1 |
0 |
Adres |
1 |
0 |
1 |
|
0 |
1 |
5 |
1 |
0 |
1 |
|
1 |
0 |
Adres |
1 |
1 |
0 |
|
0 |
1 |
6 |
1 |
1 |
0 |
|
1 |
1 |
Adres |
1 |
1 |
1 |
|
0 |
0 |
7 |
1 |
1 |
1 |
|
1 |
0 |
Realizacja: sygnał b steruje wejście A, sygnał c steruje wejściem B, sygnał d steruje wejściem C, więc w dwóch wierszach tablicy prawdy jest taki sam adres. W obrębie tych wierszy wartość funkcji jest albo stałą "1" albo stałą „0" ,albo funkcja przyjmuje takie wartości jak sygnał a lub nie a.
Adresy 1 i 6 stała „1”
Adres 7 stała „0”
Adresy 0,2,3 sygnał a (0,1)
Adresy 4,5 zanegowany a (1,0)
Funkcje logiczne wielowyjściowe można także realizować za pomocą demultipleksera np. UCY 74137. Należ sprawdzić jego działanie poprzez zdjęcie tablicy wierności.
Zrealizować za pomocą demultipleksera funkcję logiczną o następującej tablicy prawdy:
C |
B |
A |
WYJ |
Y |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
2 |
0 |
0 |
1 |
1 |
3 |
1 |
1 |
0 |
0 |
4 |
0 |
1 |
0 |
1 |
5 |
1 |
1 |
1 |
0 |
6 |
0 |
1 |
1 |
1 |
7 |
0 |
Narysować schemat projektu wykonawczego, a następnie sprawdzić realizację podanej funkcji.
W sprawozdaniu wykonać projekt układu realizującego za pomocą demultipleksera 74137 i dowolnych bramek logicznych układ kombinacyjny trójwyjściowy opisany funkcjami:
zasymulować jego działanie w programie PSpice, zdejmując przebiegi czasowe.
Wymagania.
Co to jest multiplekser i jakie realizuje funkcje, przykład projektowania i schemat dla dwóch wejść adresowych.
Co to jest demultiplekser jakie realizuje funkcje, przykład projektowania i schemat dla dwóch wejść adresowych.
Schemat i działanie układu do multipleksowego przesyłania danych.
Multipleksowa realizacja układów kombinacyjnych.
Demultipleksowa realizacja układów kombinacyjnych.
Zaprojektować i narysować schemat układu kombinacyjnego realizującego zadaną funkcję logiczną z wykorzystaniem multipleksera o zadanej liczbie wejść adresowych np. y = Σ(1.2.3,5.7,8,10,12,13).
Zrealizować za pomocą multipleksera o trzech wejściach adresowych układ realizujący następującą funkcję logiczną y = Σ(1,2,3,5,7,8,10,12,13).
Literatura:
Gajewski P.Jurczynski J.: Cyfrowe układy scalone CMOS. WkiŁ, W-wa 1998.
Głocki w,: Układy cyfrowe, WSZiP, W-wa 1996.
Kalisz J.: Podstawy elektroniki cyfrowej, WNT W-wa 1999.
Pieńkos J„ Turczyński J.: Układy scalone TTL w systemach cyfrowych, WkiŁ, W-wa
Wilkinson B.: Układy Cyfrowe, WkiŁ, W-wa 2000.
Spis przyrządów
Zestaw laboratoryjny ETS-5000 Digital Training System, S/N: 010755
Zasilacz do zestawu Model No: DE-60-24 (bez numeru)
Schematy połączeń
Kość UCA6400 - Quadruple 2 input NAND gate
Kość T74LS151B1 - 1 of 8 Data Selector/Multiplexer
Kość SN74LS137N - 3-line to 8-line Decoder/Demultiplexer with address latches
Schemat układu 74154 używanego w zastępstwie układu 74137 w programie PSpice:
Schemat układu realizującego funkcję y = Σ(2, 3, 5, 7)a, b, c
Schemat układu (DMUX) realizującego funkcję o podanej tablicy prawdy:
Schemat układu (DMUX) opisanego funkcjami y1=Σ(1, 2, 5, 7) y2=Σ(3, 6) y3=Σ(4, 6, 7)
Tabele z wynikami pomiarów
Poniższe tabele przedstawiają wartości logiczne dla zmierzonych bramek logicznych wchodzących w skład badanych kości.
Kość UCA6400 - Quadruple 2 input NAND gate
1
2
3
4
x1 |
x2 |
Y |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
x1 |
x2 |
Y |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
x1 |
x2 |
Y |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
x1 |
x2 |
Y |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
W kości sprawne były wszystkie bramki.
Tabela prawdy multipleksera 74151.
S |
C |
B |
A |
Y |
W (~Y) |
0 |
0 |
0 |
0 |
D0 |
~D0 |
0 |
0 |
0 |
1 |
D1 |
~D1 |
0 |
0 |
1 |
0 |
D2 |
~D2 |
0 |
0 |
1 |
1 |
D3 |
~D3 |
0 |
1 |
0 |
0 |
D4 |
~D4 |
0 |
1 |
0 |
1 |
D5 |
~D5 |
0 |
1 |
1 |
0 |
D6 |
~D6 |
0 |
1 |
1 |
1 |
D7 |
~D7 |
1 |
X |
X |
X |
0 |
1 |
Tabela prawdy dla funkcji y = Σ(2, 3, 5, 7)a, b, c zrealizowanej za pomocą MUX:
C |
B |
A |
Y |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
Tabela prawdy dla funkcji y = Σ(2, 3, 5, 7)a, b, c zrealizowanej za pomocą schematu 3.4:
C |
B |
A |
Y |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
Tabela prawdy dla układu generującego funkcję logiczną postaci y = Σ(0, 5, 8, 9, 11) (y = Σ(0,5)d=0 + Σ(0,1,3)d=1) zrealizowanego za pomocą MUX.
d |
c |
b |
a |
Y |
W |
wej |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
2 |
0 |
0 |
1 |
1 |
0 |
1 |
3 |
0 |
1 |
0 |
0 |
0 |
1 |
4 |
0 |
1 |
0 |
1 |
1 |
0 |
5 |
0 |
1 |
1 |
0 |
0 |
1 |
6 |
0 |
1 |
1 |
1 |
0 |
1 |
7 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
2 |
1 |
0 |
1 |
1 |
1 |
0 |
3 |
1 |
1 |
0 |
0 |
0 |
1 |
4 |
1 |
1 |
0 |
1 |
0 |
1 |
5 |
1 |
1 |
1 |
0 |
0 |
1 |
6 |
1 |
1 |
1 |
1 |
0 |
1 |
7 |
Tabela prawdy dla funkcji y = Σ(1, 2, 3, 5, 7, 8, 10, 12, 13) zrealizowanej za pomocą MUX:
d |
c |
b |
a |
Y |
W |
wej |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
2 |
0 |
0 |
1 |
1 |
1 |
0 |
3 |
0 |
1 |
0 |
0 |
0 |
1 |
4 |
0 |
1 |
0 |
1 |
1 |
0 |
5 |
0 |
1 |
1 |
0 |
0 |
1 |
6 |
0 |
1 |
1 |
1 |
1 |
0 |
7 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
2 |
1 |
0 |
1 |
1 |
0 |
1 |
3 |
1 |
1 |
0 |
0 |
1 |
0 |
4 |
1 |
1 |
0 |
1 |
1 |
0 |
5 |
1 |
1 |
1 |
0 |
0 |
1 |
6 |
1 |
1 |
1 |
1 |
0 |
1 |
7 |
Tabela prawdy dla DMUX:
DATA ENABLE |
C |
B |
A |
Yaktywne |
0 |
0 |
0 |
0 |
Y0 |
0 |
0 |
0 |
1 |
Y1 |
0 |
0 |
1 |
0 |
Y2 |
0 |
0 |
1 |
1 |
Y3 |
0 |
1 |
0 |
0 |
Y4 |
0 |
1 |
0 |
1 |
Y5 |
0 |
1 |
1 |
0 |
Y6 |
0 |
1 |
1 |
1 |
Y7 |
1 |
X |
X |
X |
1 |
Tabela prawdy dla układu realizującego podaną tablicę prawdy (punkt 7):
C |
B |
A |
WYJ |
Y |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
2 |
0 |
0 |
1 |
1 |
3 |
1 |
1 |
0 |
0 |
4 |
0 |
1 |
0 |
1 |
5 |
1 |
1 |
1 |
0 |
6 |
0 |
1 |
1 |
1 |
7 |
0 |
Tabela prawdy dla układu realizującego podane funkcje (punkt 7):
C |
B |
A |
WYJ |
y1 |
y2 |
y3 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
2 |
1 |
0 |
0 |
0 |
1 |
1 |
3 |
0 |
1 |
0 |
1 |
0 |
0 |
4 |
0 |
0 |
1 |
1 |
0 |
1 |
5 |
1 |
0 |
0 |
1 |
1 |
0 |
6 |
0 |
1 |
1 |
1 |
1 |
1 |
7 |
1 |
0 |
1 |
Zestawienie, opis, interpretacja wyników
Poniżej przedstawione zostały tablice Karnaugh wraz ze zminimalizowanymi funkcjami dla zmiennych (dla poszczególnych bramek w układach).
Kość UCA6400 - Quadruple 2 input NAND gate
|
x1 |
||
|
0 |
1 |
|
x2 |
0 |
1 |
1 |
|
1 |
1 |
0 |
Badania układów wykorzystujących MUX i DMUX:
Multiplekser:
Układ ten przekazuje na wyjście dane z wybranego wejścia, wybór danych odbywa się poprzez wprowadzenie odpowiedniego adresu na wejścia adresowe. Przekazywanei danych jest również kontrolowane poprzez wejście strobujące, które ustawione na odpowiednią wartość (w naszym przypadku „0” - wynika to z negowania wejścia w układzie) zezwala na przeniesienie danych lub zabrania (stała wartość na wyjściu niezależnie od wartości na wejściach).
Układ realizujący funkcję y = Σ(2, 3, 5, 7)a, b, c za pomocą multipleksera oraz bramek logicznych (NAND):
Oba układy realizują zadaną funkcję - multiplekser może służyć nie tylko do wybierania poszczególnego wejścia i przekazywania go na wyjście, ale również do realizacji funkcji logicznych. Główną zaletą realizacji funkcji na bazie MUX jest możliwość zmiany funkcji realizowanej po zrealizowaniu układu, co w przypadku układu zbudowanego z bramek logicznych nie jest już możliwe w tak łatwy sposób.
Transkrypcja funkcji na bramki NAND:
Układ realizujący funkcję y = Σ(0, 5, 8, 9, 11) (y = Σ(0,5)d=0 + Σ(0,1,3)d=1):
Układ ten realizuje funkcję czteroargumentową za pomocą trzech argumentów sterujących. Funkcja w postaci y = Σ(0, 5, 8, 9, 11) jest transformowana w funkcję w postaci y = Σ(0,5)d=0 + Σ(0,1,3)d=1. Dzięki wykorzystaniu jednego z wejść danych układu do adresacji można było zrealizować na układzie trzyargumentowym funkcję czteroargumentową.
Układ realizujący funkcję y = Σ(1, 2, 3, 5, 7, 8, 10, 12, 13):
Układ ten przekształcamy na podwójną sumę jak w przykładzie wyżej:
cd |
00 |
01 |
11 |
10 |
|
|
|
1 |
1 |
01 |
1 |
1 |
1 |
|
11 |
1 |
1 |
|
|
|
1 |
|
|
1 |
y = Σ(1, 2, 3, 5, 7)d=0 + Σ(0, 2, 4, 5)d=1
Demultiplekser:
Układ ten przekazuje na wybrane wyjście dane wejścia, wybór wyjścia odbywa się poprzez wprowadzenie odpowiedniego adresu na wejścia adresowe. Przekazywanie danych na wyjście jest również kontrolowane poprzez wejścia strobujące, które ustawione na odpowiednią wartość (w naszym przypadku „0” dla zezwolenia - wynika to z negowania wejścia w układzie) zezwalają na przeniesienie danych lub zabraniają (stała wartość na wyjściu niezależnie od wartości na wejściach).
Układ zrealizowany na podstawie podanej tablicy prawdy za pomocą demultipleksera:
Układ ten realizowany jest za pomocą DMUX (w związku z faktem, iż w programie PSpice brak demultipleksera 74137 wykorzystany został układ 74154, który został pokazany w schematach, część jego wyjść jest nieużywana), poprzez podanie stałego „0” na wejścia strobujące G1 i G2 (wyjścia są zanegowane, więc po przekazaniu na dane wyjście stałego „0” zera zostaje ono zanegowane pozwalając układowi na normalne działanie), zanegowanie wyjść układu (układ podaje na wybranym wyjściu sygnał „0” a na pozostałych „1”) oraz połączenie poprzez bramki OR interesujących nas wyjść demultipleksera.
Układ zrealizowany na podstawie podanych funkcji za pomocą demultipleksera:
Układ realizowany jest podobnie jak układ powyższy, dla każdej z funkcji podłączone są osobne bramki OR wybierające wymagane wyjścia układu.
Analiza metrologiczna wyników
Podczas wykonywania pomiarów mogły wystąpić błędy związane ze złym podłączeniem układów, jednak dołożyliśmy wszelkich starań, by taka sytuacja nie miała miejsca. Układy sprawdzane były kilkakrotnie przed badaniem na wypadek błędnego podłączenia elektrycznego. Błędy wykresów mogły powstać z powodu złego działania lub działania niedokładnego programu PSpice, również z powodu błędów programu mogły pojawić się błędy w części laboratoriów związanych z wykonaniem układu w tym programie.
Wykresy
Wykresy załączone są na końcu sprawozdania (wykonane w programie PSpice).
Wnioski
Tabele Karnaugh pozwalają na zminimalizowanie funkcji w postaci funkcji boolowskiej.
Za pomocą podstawowych praw algebry Boola w łatwy sposób można przejść na dowolną technologię wykonania układu.
Multiplekser przekazuje na wyjście wybrane wejście danych poprzez wejścia adresowe.
Demultiplekser przekazuje wejście danych na wybrane wyjście poprzez wejścia adresowe.
Zarówno poprzez multiplekser, jak i demultiplekser można realizować zwykłe funkcje logiczne. W przypadku multipleksera odbywa się to poprzez odpowiednią manipulację wejściami, a w przypadku demultipleksera poprzez odpowiednie połączenie wyjść demultipleksera bramkami OR (lub odpowiednikami w innych technologiach).
Jeżeli układ realizowany za pomocą multipleksera wymaga użycia więcej wejść adresowych niż zostało to przewidziane w układzie, to można wykorzystać do realizacji funkcji jedno z wejść danych.
Budowa układów realizujących funkcje logiczne na multiplekserach pozwalają na zmianę realizowanej funkcji już po wykonaniu układu, czym przewyższają układy zbudowane z bramek logicznych.
W przypadku braku jednego z układów scalonych można go zastąpić innym lub kilkoma innymi pozwalającymi realizować taką samą funkcję.
7
1
1 2 3 4 5 6 7 8
GND
VCC
•
16 15 14 13 12 11 10 9
04 05 06 07 A B
03 C
02 01 00 Y W STR
00
01
02
03
04
05
06
07
S
C B A
W
Y
4
3
2
1
15
14
13
12
6
5
8
GND
7
00
01
02
03
04
05
06
07
S
C B A
W
Y
00
01
02
03
04
05
06
07
S
C B A
W
Y
6
5
8
GND
SW0 „0” +5V
7 16
SW1 SW2 SW7 SW6 SW5
„0” „1”
00
01
02
03
04
05
06
07
S
C B A
W
Y
6
5
8
GND
SW0 „0” +5V
7 16
GND „0” c b a
„1” lub +5V
1 2 3 4 5 6 7 8
GND
VCC
•
16 15 14 13 12 11 10 9
00 01 02 03 04 05
A 06
B C 07
DATA ENABLE
00
01
02
03
04
05
06
07
+5V
16
C B A
15
14
13
12
11
10
9
7
6
5
4
wejścia uaktywniające
14 13 12 11 10 9 8
1 2 3 4 5 6 7
GND
VCC
•
1 2 3 4 5 6 7 8
GND
VCC
•
16 15 14 13 12 11 10 9
04 05 06 07 A B
03 C
02 01 00 Y W STR
1 2 3 4 5 6 7 8
GND
VCC
•
16 15 14 13 12 11 10 9
00 01 02 03 04 05
A 06
B C 07
DATA ENABLE
y00
y01
y02
y03
y04
y05
y06
y07
y08
y09
y10
y11
y12
y13
y14
y15
A
B
C
D
G1
G2
A B C
Y
y00
y01
y02
y03
y04
y05
y06
y07
y08
y09
y10
y11
y12
y13
y14
y15
A
B
C
D - „0”
G1 - „0”
G2 - „0”
Y
y00
y01
y02
y03
y04
y05
y06
y07
y08
y09
y10
y11
y12
y13
y14
y15
A
B
C
D - „0”
G1 - „0”
G2 - „0”
y1 y2 y3
Wyszukiwarka