Elementy i Uk --> [Author:R.D.T] łady Elektroniczne -Laboratorium Warszawa 31.05 .2000

Krzysztof Pulkiewicz 3P22

Zespół 13.

Bramki Logiczne.

1.Charakterystyka przejściowa inwerterów:

Charakterystyka przejściowa inwertera TTL typu 74LS04 (0V ≤ U_IN ≥ 5V):

Na otrzymanej charakterystyce wyznaczono wartości napięć odpowiadające poziomom logicznym L i H.

• napięcie w punkcie T: U_T ≅ 1,2096 V

• napięcie wyjściowe stanu wysokiego: U_OH ≅ 3,667V

• napięcie wyjściowe stanu niskiego: U_OL ≅ 0,399V

• margines zakłóceń dla stanu „1”: U_ZH ≅ 3,7V - 1,3V ≅ 2.4V

• margines zakłóceń dla stanu „0”: U_ZL ≅ 0,85V - 0,4V ≅ 0,45V

Charakterystyka przejściowa inwertera 74HCU04 (0V ≤ U_IN ≥ 5V):

Z otrzymanej charakterystyki wyznaczam:

• napięcie punktu T: U_T ≅2,52V

• napięcie stanu wysokiego: U_H ≅5V

• napięcie stanu niskiego: U_L ≅15mV

• margines zakłóceń dla „1”: U_ZH ≅4,5V - 2,94V ≅ 1,56V

• margines zakłóceń dla „0”: U_ZL ≅ 2,06 - 0,45 ≅ 1,61V

3. Przebiegi wejściowe i wyjściowe bramki NAND.

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 1.

Dla MNTYMXDLY = 1 wyznaczono wartości czasów opóźnień :

• przy przejściu z „L” na „H”: t_dLH = 85,1ns - 80ns ≅ 5,1ns

• przy przejściu z „H” na „L”: t_dHL = 42,8ns - 40ns ≅2,8ns

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 2.

Dla parametru MNTYMXDLY = 2 czasy opóźnień wynoszą odpowiednio:

• przy przejściu z „L” na „H”: t_dLH = 91,6ns - 80ns ≅11,6ns

• przy przejściu z „H” na „L”: t_dHL = 47,0ns - 40ns ≅7,0ns

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 3.

Dla parametru MNTYMXDLY = 3 czasy opóźnień wynoszą odpowiednio:

• przy przejściu z „L” na „H”: t_dLH = 102,7ns - 80ns ≅ 22,7ns

• przy przejściu z „H” na „L”: t_dHL = 55,0ns - 40ns = 15,0ns

Otrzymane wyniki czasów opóźnienia bramki NAND TTL przy trzech różnych wartościach parametru MNTYMXDLY odpowiadają czasom dla standardowej bramki NAND TTL.

4. Pomiar uśrednionego czasu propagacji.

Usredniony czas propagacji pojedynczego invertera można znaleźć mierząc okres generatora zbudowanego z inwerteró połączonych w szereg. Jeśli przez T_g oznaczymy okres generatora

przez k liczbe inwerterow w tym generatorze to wtedy:

t_pd=

Dla pojedynczego inwertera t_pd=0.5(t_dHL+t_dLH) = 0.5(11,6+7)=9,3ns (dla wartości parametru MNTYMXDLY=2), okres generatora powinien wynosić wtedy:

T_g=2t_pdk= 2 * 9,3ns* 5= 93ns (dla 5 inwerterów).

Aby sprawdzić jak ma się to do rzeczywistości zasymulować należy generatora z pliku gen_cyf.cir. Jak widać na poniższym rysunku okres generatora zgadza się z obliczoną wartością T_g.( Uk --> [Author:R.D.T] ład symulowany dla MNTYMXDLY=2 )

Z dość dobrą dokładnością widzimy zgodność z obliczeniami - T_g ok. 95 ns.

Wartości parametru MNTYMXDLY wyznaczają opóźnienia propagacji sygnału bramki.

1 - opóźnienie minimalne,

2 - opóźnienie typowe,
3 - opóźnienie maksymalne.

---