1. . Interfejs zgodny ze standardem EIA RS-232:
   - umożliwia realizację transmisji równoległej
   - umożliwia realizację transmisji szeregowej
   - umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
   - umożliwia obsługę kilku urządzeń podrzędnych
   

2. Cechy architektury harwardzkiej:
   -Rozkazy i dane przechowywane sa w tej samej pamieci
   -Nie da sie rozróżnic danych o rozkazow (instrukcji)
   -Mozliwosc pracy rownoleglej ? jednoczesny odczyt danych z pamieci programu oraz danych
   -Czesto stosowana w mikrokontrlerach jednoukladowych
   

3. 
   Cechy architektury von Neumanna:
   - rozkazy i dane przechowywane są w tej samej pamięci
   - nie da się rozróżnić danych od rozkazów (instrukcji)
   - możliwość pracy równoległej jednoczesny odczyt danych z pamięci programu oraz danych
   - często stosowana w mikrokontrolerach jednoukładowych
   

4. Interfejs SPI (Serial Peripheral Interface):
   - umozliwia realizację transmisji master-multi-slave
   - do transmisji potrzebuje przynajmniej trzy sygnały (nie licząc sygnału masy)
   - umożliwia obsługę kilku urządzeń podrzędnych
   - umożliwia realizację transmisji różnicowej
   

5. interfejs SPI:
   Umozliwia realizacje transmisji master slave
   Umozliwia realizacje transmisji multi-master-slave
   Umozliwia realizacje transmisji master multi slave
   Do transmisji potrzebuje przynajmniej trzy sygnaly(nie liczac sygnalu masy)
   

6. Interfejs zgodny ze standardem EIA RS-232
   Umozliwia realizacje transmisji rownoleglej
   Umozliwia realizacje transmisji szeregowej
   Umozliwia realizacje transmisji w obu kierunkach jednoczesnie full0-duplex
   Umozliwia realizacje transmisji różnicowej
   
   
   

7. Mikroprocesor to układ cyfrowy:
   - wyposażony w magistralę adresową i danych
   - obsługujący przerwania zewnętrzne i danych
   - zbudowany z analogowej jednostki logicznej ALU
   - komunikujący się z pamięciami oraz urządzeniami peryferyjnymi przy pomocy magistral

8. Mikroprocesor to układ cyfrowy:
   Wyposazony w jedostke arytmetyczno-logiczna ALU
   Wyposazony w pamiec programu
   Wyposazony w magistrale do podlaczania pamieci oraz ukladow peryferyjnych
   Wyposazony w rejestry konfiguracyje, adresowe, danych
   

9. Pamieci statyczne RAM
   Charakteryzuja sie nieulotnoscia przechowywanej informacji
   Sa zbudowane z przerzutnikow bistabilnych
   Sluza do buforowania danych np bufory FIFO, LIFO
   Moga byc kasowane wylacznie swiatlem ultrafioletowym
   

10. Pamiesci statyczne RAM (Static Random Access Memory)
    -sluza miedzy innymi do przechowywania tymczasowych wynikow obliczen
    -charakteryzuja się krotkim czasem dostępu i niewielkim poborem energii
    -posiadaja linie CS służąca do wyboru układu pamieci
    -sa rzadko wykorzystywane w systemach wbudowanych ze względu na duzy koszt produkcji
    

11. Port komputera z wyjsciem typu otwarty dren:
    -jest wyposażony w dwa komplementarne tranzystory MOS (z kanalem n oraz z kanalem p)
    -wymaga uzycia rezystora podciągającego
    -wymaga zasilania napieciem przemiennym
    -jest wykorzystywany w interfejsie I2C
    

12. Procesor z rodziny ARM:
    -jest układem o złożonej architekturze CISC (Complex Instruction Set Computer)
    -jest układem o zredukowanej liczbie rozkazow RISC (reduced Instruction Set Komputer)
    -posiada 8 bitowa magistrale adresowa
    -posiada kilka rejestrow statusowych CPSR (Current Program Status Register)
    

13. Ramka danych interfejso\u zgodnego ze standardem EIA RS-232 moze skladac sie z:
    8 bitow danych
    12 bitow danych
    Pojedynczego bita stopu
    Podwojnego bita stopu
    

14. Ramka danych interfejsu zgodnego ze standardem EIA RS-232 może składać się z:
    - pojedynczego bitu startu
    - podwójnego bitu startu
    - pojedynczego bitu stopu
    - podwójnego bitu stopu
    

15. Rejestr statusowy CPSR (Current Program Status Register) procesora ARM
    - zawiera informację o bieżącym trybie pracy Jazelle/ARM
    - zawiera flagi statusu wykonanych operacji N, Z, C, V
    - umożliwia globalne maskowanie przerwania FIQ
    - umożliwia zgłoszenie wyjątku UNDEF
    

16. Rejestr statusowy CPSR (Current Program Status Register) procesora ARM:
    -umozliwia globalne wylaczenie przerwan IRQ
    -umozliwia globalne wlaczenie przerwan FIQ
    -umozliwia zmiane trypu pracy
    -umozliwia zgłoszenie wyjatku Abort
    

17. rejestr statusowy CPSR procesora ARM:
    Zawiera informacje o biezacym trybie pracy thumb/ARM
    Umozliwia zmiane trybu pracy
    Umozliwia globalne maskowanie przerwan FIQ
    Umozliwia zgloszenie wyjatku RESET
    
    

18. Rejestry procesora zrealizowane sa w postaci:
    -szybkiej pamieci magnetycznej
    -przerzutnikow pamieci SRAM
    -szybkiej pamieci dynamicznej
    -uproszczonych kart perforowanych
    

19. Rejestry procesora:
    - stanowią najwyższy szczebel w hierarchii pamięci (najszybszy dostęp)
    - realizowane są w postaci przerzutników dwustanowych
    - służą zwykle do przechowywania skomplikowanych struktur danych (tablice)
    - rejestry mapowane na przestrzeń pamięci przechowują ustawienia urządzeń peryferyjnych
    

20. Standard I2C:
    - umożliwia realizację transmisji równoległej
    - umożliwia realizację transmisji szeregowej
    - umożliwia realizację transmisji w obu kierunkach jednocześnie (full-duplex)
    - umożliwia realizację transmisji w jednym kierunku w danym czasie (half-duplex)
    

21. Standard I2C:
    Umozliwia realizacje transmisji rownoleglej
    Umozliwia realizacje transmisji szeregowej
    Obsluge kilku urzadzen podrzednych
    Umozliwia realizacje transmisji roznicowej
    
    

22. Standard USB (Universal Serial Bus)
    - umożliwia dołączenie do 127 urządzeń do magistrali
    - umożliwia automatyczną korekcję błędów
    - umożliwia transmisję danych w trybie Low lub Full Speed
    - umożliwia dostarczenie napięcia zasilającego 12 V
    

23. Standard USB:
    Umozliwia dolaczenie do 127 urzadzena do magistrali
    Umozliwia automatyczna korelacje bledow
    Umozliwia transmisje danych w trybie izochronicznym
    Umozliwia realizacje transmisji o szybkosci d o5 gb/s
    

24. Tryb pracy Abort procesora ARM wykorzystywany jest w przypadku, gdy:
    - zostanie zgłoszone przerwanie
    - procesor rozpocznie wykonywanie nieznanego rozkazu
    - procesor wykona operację zapisu rejestru CPSR pracując w trybie User
    - podczas wystąpienia wyjątku związanego z dostępem do pamięci
    

25. Tryb pracy FIQ procesora ARM wykorzystywany jest w przypadku gdy:
    -Zostaje zgloszone przerwanie
    -Processor rozpocznie wykonywanie nieznanego rozkazu
    -Processor wykona operacje zapisu rejestru CPSR pracuja w trybie USER
    -Podczas wystapienia wyjatku zwiazanego z dostepem do pamiecia
    

26. Tryb pracy FIQ procesora ARM wykorzystywany jest w przypadku, gdy:
    -zostanie zgloszone przerwanie
    -procesor rozpocznie wykonywanie nieznanego rozkazu
    -procesor wykona operacje zapisu rejestru CPSR pracując w trybie USER
    -podczas wystapienia wyjatku związanego z dostępem do pamieci
    
    

zad 11
#define strukt_base ((wsk_strukt)0xBFFC00)

typedef volatile unsigned int typ

typedef struct _struktura {

typ rej1;

typ rej2;

typ fill; //wypelnienie (pod adresem ...08)

typ rej3;

...

} struktura, *wsk_strukt;

strukt_base -> PIO_CONT = 0x3rwfwer;

volatile unsigned int zm;

zm = strukt_base -> PIO_DATA;

zad 12

#define REGISTER (volatile unsigned int*)0x7342374fh

*REGISTER |= (1<<4) | (1<<8);

*REGISTER &= ~(1<<15) & ~(1<<31);

LUB: *REGISTER &= ~ ((1<<15) | (1<<31));


zad 11


//typedef int typ;

typedef volatile unsigned int typ;

typedef struct _struktura

{

typ PIOCONTROL; // 0x00

typ PIOIN; // 0x04

typ pusto0; // 0x08

typ PIODATA; // 0x0C

typ PIODDR; // 0x10

typ PIOOUT; // 0x14

typ pusto1; // 0x18 <-brakująca dziura

typ PIOSTATUS; // 0x1C

} struktura, *wsk_struktura;

#define start ( wsk_struktura ) 0xBFFC00

wsj_struktura = start;

wsk_struktura -> PIOCONTROL = 0xA5A5A5A5;

unsigned int data;

data = wsk_struktura -> PIODATA;

• & - bitowe "i"

• | - bitowe "lub"

• ~ - bitowe "nie"

Na pozycji 1, m, n
(1 << l) | (1 << m) | (1 << n)

Wszystkie poza n bitem
~(1 << n)

/* Sprawdzenie czy w liczbie k jest zapalony bit n */

#define IS_BIT_SET(k, n) ((k) & (1 << (n)))

/* Zapalenie bitu n w zmiennej k */

#define SET_BIT(k, n) (k |= (1 << (n)))

/* Zgaszenie bitu n w zmiennej k */

#define RESET_BIT(k, n) (k &= ~(1 << (n)))

zapalenie drugiego bitu od lewej 01000000(64)
unsigned char i = 2;

i |= 64;

Baud Rate = MCK / (16 x CD), gdzie CD

(Clock Divisor) jest polem rejestru DBGU_BRGR

PIT(okres gen przerwan):

(PIV_VALUE+1)/(16 * Clk)

---