Image181

(Qo Q$) interpretowane są jako adresy, na wyjściu drugiej grupy (Q₄    Q_$)

jako instrukcje (rys. 4.143). Wyjścia adresowe sterują wejściami adresowymi demultipleksera 154, który uaktywnia odpowiednią grupę układów wyjściowych, powodując wpisanie do nich aktualnie pojawiającej się instrukcji na wyjściach Q₄ — Q_s. Układami wyjściowymi są zwykle rejestry, demultipleksery, sumatory itp.

Rys. 4.143. Schemat logiczny urządzenia sterującego z rozdzieleniem wyjść układu

W schemacie przedstawionym na rys. 4.143 adres zerowy pobudza przerzut-niki typu „latch”; adres pierwszy pobudza czterobitowy rejestr 95, adres czwarty pobudza zaś odpowiednie wyjście demultipleksera. Należy podkreślić, że w danym takcie może być uaktywniony tylko jeden układ wyjściowy, przy