Zdjęcia 0032

U ■

• A * I • I • •    •

A-

-w t

&

* * ' * w

r v» ; <

•• v» I

I gi ?

*

I

* •

f

\    ••*•• f • • • •    •••    •

sŁ

%

JL C-1

?/!

< *

Li

lt * • • H • •

% • M • <

WTK • \v

* I pŁ *

-1

_# i

pasma

ozpatrzzny hipotetyczny uukiopiocesor generujący adresy 16-Utowc i dysponujący l6~bitowa szyna tLuiych Jaka je»t maksymalna pnastiran adresowa takiego systemu przy trabzacji prostej Jak mottu ;a zwiększyć URorwaziny hipoteł>cmy nńkroproceeot 4 2-bitowy pracujący r. szyna I6bit»iq» pracujący z zegarem SMH/ < Va« cyUn in>tiukcji trwa «lli procesora 4 cykle zegarowe W celu zwięlcezraa efektywności takiego systemu zwiększyłby* *zy bkosc taktowaniu «z>uy dwu-kiotiue cz>’ podwoił */ctoko»c bitów* szynę (do 42 hitowi

4WfPanucc |Kxlręczr-i sckcyjno-ekojarmuowa składa nę z 64 wicirzy po» lziclonych na 4-wicrrzowc sekcje Plunięć główna rauicta tk blokow po 128 slow kardy Jaki ionrot maj* adresy panueci głównej ’

poetą metodę implementacji algotytmu wymiany LRU w czlctodrozncj pamięci podxe«»ej sekcyjno-skojarzriuowc)

[U/zrrcguj poziomy RAID względem gęstości upakowania, wydajności transakcy jnej

ifodal DMA pizesyb do pantteci znaki z uizadzrtua transmitującego z szy bkością 9700 bit s. stosując zajmowaiue cyklu Procesor pobiera tozkazy z szy bkością nuliona

b u «

%Ą    h»M«

•w*

f    % A * ' *

¹

f •

t -aa

•!

i>fk^{ł f}* rl ■.    • *

rrfĆEA; • V

• •

l • •

• • •

t *

M

l •

•«•

!• 4 *