Slajd40 (81)

S3 i S4 -

S5 -IF-SÓ = O -BHE'S7 -

RD i WR -READY•

INTR -NMI TE5T -

RESET -

MTO -

IKTA

określają stan aktywności rejestrów iennea:ov\Tch aktualnie wykorzystywanych do adresowania

00    - gdy aktywny jest rej«tr ES

01    - gdy aktywny jest rejestr CS łub me został użyty żaden z

rejestrów (dla cykli WE/WY i potwierdzenia przerwania).

10 - gdy aktywny jest rejestr SS. i 1 - gdy aktywny jest rejestr DS.

Przyjmuje wartość bitu flagowego przerwań Wartość stała zero

Jest sygnałem selekcji starszego bajrn danych (rys.2.16) z banku pamięci w takcie T_:, dla operacji zapisu odczyni i potwierdzenia przerwania W taktach T_:. Tj i T* wartość tej zmiennej reprezentuje bit S7 statusu procesora S7 wraz z dwoma innymi sygnałami koduje osiem cykli maszynowych, pokazanych w

tab 2.5.

To wyjściowe sygnały trójstanowe. które taktują operacje czytania i pisama danych niską wartością logiczną, w taktach zegarowych T; - T*

Jest sygnałem gotowości (wartość wysoka) pamięci lub układu WE/WY do Transferu danych. Wartość niska oznacza przejście procesora w stan oczekiwania

Jest wejściowym sygnałem żądania przerwania maskowanego, z aktywnym poziomem wysokim.

Jest sygnałem Zadania przerwania niema skowanego aktywizowany narastającym zboczem tego sygnału.

Jest sygnałem wejściowym który umożliwia zatrzymanie pracy procesora. Poziom wysoki (nieaktywny) na tymi przewodzie oznacza zatrzymanie procesora. Poziom mski (co najmniej przez szesć taktów zegarowych) oznacza kontynuowanie programu TEST jest synchronizowany narastającym zboczeni impulsu CLK

Jest sygnałem wejściowym zerowania procesora.

Jest sygnałem wyróżniającym cykl współpracy z pamięcią, (poziom wysoki) od cyklu współpracy z portami WE/WY (.poziom niski).

Potwierdzenie przejścia procesora do obsługi żądania przerwania