TesterJmonitorów VGA
P R O E K T Y
Tester monitorów VGA,
część 1
AVT 979
W dobie powszechnego Przedstawiony tutaj tester umoż- W dalszej części artykułu krót-
liwia uzyskanie 7 rodzajów obra- ko opisano budowę sygnału VGA,
korzystania z komputerów PC
zów testowych wyświetlanych w 5 następnie przedstawiono ideę kon-
równie powszechne stało się
różnych trybach pracy. Możliwe strukcji testera z podziałem na po-
użycie współpracujących z nimi
jest uzyskanie obrazu kolorowych szczególne bloki funkcjonalne i ich
pasów (8 kolorów) z możliwością opisem w języku Verilog, omówiono
monitorów VGA. Podczas
zmiany kolejności kolorów, obrazu układ elektryczny testera i opisano
wszelkich prac serwisowych
kraty o regulowanej gęstości węzłów, sposób obsługi urządzenia.
zwiÄ…zanych z ich naprawÄ…
obrazu kropek oraz obrazu jednoli-
i regulacją, zarówno tradycyjnych tego tła o trzech kolorach podsta- Sygnał VGA
wowych oraz w kolorze białym. Te- Sygnał wizji w standardzie VGA,
CRT, jak i LCD, szczególnie
ster obsługuje rozdzielczości obrazu podobnie jak np. sygnał telewizyj-
przydatny może być specjalny
640x480 (VGA), 800x600 (SVGA) ny, składa się z szeregu kolejnych
tester. Przedstawiona niżej
oraz 1024x768 (XGA) dla często- ramek obrazu. Każda ramka jest
tliwości odświeżania 60 i 85 Hz. złożona z ciągu poziomych linii,
konstrukcja takiego przyrzÄ…du
Oprócz sygnalizacji bieżącego trybu a każda linia składa się z szere-
zwraca uwagę m.in. ze względu
pracy w postaci zapalonych diod gu punktów. Linie w każdej ramce
na wykorzystanie układów
LED obok odpowiedniego opisu na są przesyłane w porządku od góry
programowalnych i języków opisu płytce drukowanej, tester umożliwia do dołu, a punkty w linii od lewej
również wyświetlanie tej informa- strony do prawej. W standardzie
sprzętu.
cji w postaci tekstowej na ekranie VGA wykorzystuje siÄ™ wybieranie
Rekomendacje:
monitora (funkcja OSD). Dostępny progresywne (non interlaced). W ce-
tester trudno jest polecić
jest również specjalny tryb pracy, lu określenia zakończenia transmi-
w którym poszczególne rodzaje ob- sji każdej linii i każdej ramki sto-
komuÅ›, kto chce jednorazowo
razów testowych dla różnych roz- suje się dwa niezależne sygnały
wykonać naprawę monitora
dzielczości obrazu i częstotliwości synchronizacji poziomej i synchro-
komputerowego, dla serwisantów
odświeżania powtarzane są kolejno nizacji pionowej. Dodatkowo złożo-
robiących to na co dzień będzie
w pętli. ny sygnał synchronizacji, powstały
Projekt testera zrealizowano w wyniku operacji logicznej XOR
natomiast cennym wyposażeniem
w oparciu o układy Xilinx FPGA obydwu wymienionych wyżej sy-
stanowiska pracy.
z rodziny Spartan 3 i środowisko gnałów synchronizacji, zazwyczaj
projektowe WebPack ISE dostępne jest kodowany również w zielonej
bezpłatnie na stronie producenta. (G) składowej sygnału kolorów pod-
Jako język opisu sprzętu wybrano stawowych RGB.
Verilog. Pomimo, że do budowy te- Każda linia obrazu rozpoczyna
stera użyto układy Xilinx FPGA, to się od aktywnego obszaru, w któ-
PODSTAWOWE PARAMETRY
udostępnione opisy w języku Verilog rym trzy sygnały barw podstawo-
poszczególnych bloków funkcjonal- wych RGB, przesyłane na wyjście,
" PÅ‚ytka o wymiarach 95x74 mm
nych testera (wirtualne komponen- określają wypadkowy kolor dla każ-
" Zasilanie: 6...8 VDC
" Pobór prądu: 118 mA/6 V
ty) w większości (tj. tam gdzie nie dego punktu w linii (przedział A,
" Obrazy testowe: kolorowe pasy (8 kolo-
odwołują się one do specyficznych na rys. 1). Za obszarem aktywnym
rów), krata, kropki, tło: czerwone, zielone,
właściwości architektury wybranej następuje obszar wygaszania (suma
niebieski, białe
rodziny układów PLD) można bez- przedziałów B, C i D na rys. 1),
" Rozdzielczości obrazu: 640x480, 800x600,
1024x768 pośrednio wykorzystać dla układów w którym przesyłane są punkty
" Częstotliwości odświeżania: 60 i 85 Hz
CPLD i FPGA innych producentów. o kolorze czarnym. Wewnątrz ob-
" Wyświetlanie dodatkowych informacji na
szaru wygaszania
A B C D
ekranie (OSD)
przesyłany jest
" Możliwość zmiany kolejności kolorów
impuls synchro-
w obrazie pasów
A - linia obrazu
G
B - przedni przedział wyrównawczy
" Regulowana gęstość węzłów kraty nizacji poziomej
C - impuls synchronizacji
" Możliwość zmiany koloru obrazu kraty
D - tylny przedział wyrównawczy (aktywny poziom
i kropek (czerwony, zielony, niebieski, biały)
niski). Impuls ten
" Automatyczny tryb pracy (sekwencyjna
HSync
jest poprzedzony
zmiana poszczególnych obrazów testowych)
Rys. 1. Budowa linii obrazu VGA tzw. przednim
Elektronika Praktyczna 4/2007
24
Tester monitorów VGA
Tab. 1. Zestawienie parametrów czasowych sygnału VGA dla kilku wybranych rozdzielczości obrazu i częstotliwości odświe-
żania
Poziomo [punkty] Pionowo [linie]
Częstotliwość
przedni przedni
obszar tylny prze- Tylny prze-
punktu
przedział impuls syn- obszar przedział impuls syn-
Format aktywny dział wyrów- dział wyrów-
[MHz]
wyrównaw- chronizacji aktywny wyrównaw- chronizacji
nawczy nawczy
czy czy
fp AH FH SH BH AV FV SV BV
640x480, 60Hz 25,175 640 16 96 48 480 11 2 31
640x480, 72Hz 31,500 640 24 40 128 480 9 3 28
640x480, 75Hz 31,500 640 16 96 48 480 11 2 32
640x480, 85Hz 36,000 640 32 48 112 480 1 3 25
800x600, 56Hz 38,100 800 32 128 128 600 1 4 14
800x600, 60Hz 40,000 800 40 128 88 600 1 4 23
800x600, 72Hz 50,000 800 56 120 64 600 37 6 23
800x600, 75Hz 49,500 800 16 80 160 600 1 2 21
800x600, 85Hz 56,250 800 32 64 152 600 1 3 27
1024x768, 60Hz 65,000 1024 24 136 160 768 3 6 29
1024x768, 70Hz 75,000 1024 24 136 144 768 3 6 29
1024x768, 75Hz 78,750 1024 16 96 176 768 1 3 28
1024x768, 85Hz 94,500 1024 48 96 208 768 1 3 36
przedziałem wyrównawczym (front lub w prawo oraz w górę lub w dół odświeżania ramki, którą można wy-
porch). Z kolei przedział czasu na- właśnie poprzez zmianę szerokości znaczyć na podstawie zależności (1).
stępujący za impulsem synchroniza- odpowiednich przedziałów wyrów- Taka sytuacja zachodzi w przypadku
cji określa się jako tylny przedział nawczych zarówno dla linii jak danych w tab. 1, gdzie wartości czę-
wyrównawczy (back porch). i dla ramki obrazu. stotliwości punktu (druga kolumna)
Budowa ramki obrazu (rys. 2) Dysponując danymi zawartymi są podane w sposób przybliżony po
jest analogiczna do budowy poje- w tab. 1 dla danej rozdzielczości odpowiednim zaokrągleniu (lub też
dynczej linii. Początek ramki obrazu obrazu i częstotliwości odświeżania inaczej można powiedzieć, że to
(obszar aktywny) zawiera wszyst- ramki fV, nominalną częstotliwość częstotliwość odświeżania, widniejąca
kie linie obrazu, które powinny punktu fp (czyli częstotliwość z ja- obok rozdzielczości obrazu, podana
zostać wyświetlone na ekranie. Za ką powinny być wybierane kolejne jest w sposób przybliżony). Dodatko-
obszarem aktywnym następuje rów- punkty w transmitowanej linii obra- wym skutkiem (nieznacznej) zmiany
nież obszar wygaszania (wszystkie zu) można wyznaczyć z zależności: częstotliwości punktu, przy niezmie-
punkty w transmitowanych liniach f żÿ (AH żÿ FH żÿ SH żÿ BH ) żÿ (AV żÿ FV żÿ SV żÿ B ) żÿ fV
nionych Vpozostałych parametrach,
fp żÿ (AH żÿ FH żÿ SH żÿ BH ) żÿ (AV żÿ FVmoże być Vzmiana rozmiarów wyÅ›wie-
żÿ SV żÿ B ) żÿ fV
majÄ… kolor czarny), p
fskÅ‚adajÄ…cy żÿ BH ) żÿ (AV żÿ FV żÿ SV żÿ BV ) żÿ fV
żÿ (AH żÿ FsiÄ™ SH żÿ
z przedniego przedzpału wyróHw- (1) tlanego na ekranie obrazu.
i
nawczego, impulsu synchronizacji Z kolei częstotliwość linii (czę- Od strony elektrycznej w standar-
pionowej oraz tylnego przedziału stotliwość impulsów synchronizacji dzie VGA sygnały barw podstawo-
wyrównawczego. Złożony sygnał poziomej) określa zależność: wych RGB są sygnałami analogowy-
f
fH żÿ
synchronizacji przesyłany w kana- fp mi o amplitudzie 0,7 V i impedancji
pp
f AH żÿ FH żÿpSH żÿ BH
fH żÿ
p
le zielonym ma postać zanegowaną charakterystycznej 75 V, zaś sygnały
fH żÿ
AH żÿ FH żÿ SH żÿ BH
w czasie trwania impulsu synchro- SH żÿ BH
(2) synchronizacji poziomej i pionowej to
AH żÿ FH żÿ
nizacji pionowej (działanie funkcji W przypadku, gdy rzeczywista typowe sygnały o poziomach TTL.
XOR dla obydwu sygnałów syn- częstotliwość punktu jest zadana
chronizacji). z góry (np. poprzez zastosowanie re- Budowa testera
W tab. 1 podano parametry cza- zonatora kwarcowego o wybranej war- Schemat blokowy testera przed-
sowe sygnału wizyjnego VGA dla tości w generatorze taktującym) i róż- stawiono na rys. 3. Układy logicz-
kilku popularnych rozdzielczości ni się od częstotliwości nominalnej, ne urządzenia zostały zgrupowane
ekranu i częstotliwości odświeżania wówczas zmianie ulega częstotliwość w kilku blokach funkcjonalnych,
ramki (z
ródło: http://www mtl.mit.
przedni tylny
edu/Courses/6.111/labkit/vga.shtml).
aktywny przedział impuls przedział kolejna
W praktyce różni producenci mo- obszar obrazu wyrównawczy synchronizacji wyrównawczy ramka obrazu
nitorów podają nieco różniące się
wartości niektórych parametrów G
czasowych. Podane w tab. 1 war-
tości nie są jednak krytyczne. Dla
przykładu, szerokość przedniego
HSync
i tylnego przedziału wyrównawcze-
go związana jest z położeniem ob-
VSync
razu na ekranie. Obraz na ekranie
monitora można przesuwać w lewo Rys. 2. Budowa ramki obrazu VGA
Elektronika Praktyczna 4/2007
25
Tester monitorów VGA
z których każdy został opisany
w języku opisu sprzętu Verilog. Są
to następujące bloki: blok elimina-
cji drgań zestyków klawiatury (de-
bouncer), blok sterowania (cu), blok
wytwarzania częstotliwości punktu
(vga_clk), blok wytwarzania impul-
sów synchronizacji (vga_sync), blok
generatora obrazu kraty (cross_
hatch), blok generatora obrazu ko-
lorowych pasów (bars) oraz blok
wyświetlania informacji na ekranie
(osd). Poniżej zostaną krótko omó-
wione funkcje poszczególnych blo-
ków wraz z ich opisem w języku
Verilog. Pełne kody z
ródłowe opisu-
jące poszczególne bloki dostępne są
w materiałach dodatkowych.
Blok eliminacji drgań zestyków
klawiatury. Zadaniem tego bloku
jest dostarczenie do bloku steru-
jącego niezakłóconego, stabilnego
sygnału pochodzącego z klawiatury
służącej do wyboru poszczególnych
funkcji testera. Sygnał pochodzący
bezpośrednio z klawiszy może za-
wierać oscylacje powstałe w wyni-
ku mechanicznych drgań zestyków
podczas naciskania klawiszy. Oscy-
lacje te mogą powodować niepożą-
dane działanie układu sterującego.
Dodatkowo w tym bloku zaimple-
mentowano automat sekwencyjny,
który symuluje naciskanie przez
użytkownika odpowiedniej sekwen-
cji klawiszy, w wyniku czego w pÄ™-
tli powtarzane sÄ… kolejne obrazy te-
stowe, zmieniana jest rozdzielczość
obrazu, częstotliwość odświeżania
i inne parametry.
Na list. 1 przedstawiono frag-
ment opisu omawianego bloku w jÄ™-
zyku Verilog (pominięty został opis
wspomnianego automatu  pełny
kod znajduje się w materiałach do-
datkowych). W celu realizacji zada-
nia eliminacji drgań zestyków wy-
korzystano prosty pomysł polegający
na kolejnym próbkowaniu w odpo-
wiednich odstępach czasowych sta-
nu poszczególnych klawiszy i prze-
pisaniu go na wyjście modułu
wówczas, gdy wartości kilku kolej-
nych próbek będą identyczne.
Blok wytwarzania częstotliwo-
ści punktu. Blok ten ma kluczo-
we znaczenie z punktu widzenia
liczby trybów pracy (rozdzielczości
obrazu, częstotliwości odświeżania)
obsługiwanych przez tester. W teste-
rze przyjęto założenie, że możliwy
do wykorzystania jest tylko jeden
sygnał zegarowy pochodzący z ze-
wnętrznego generatora kwarcowego. Rys. 3. Schemat blokowy testera VGA
Elektronika Praktyczna 4/2007
26
G
VSync
HSync
outR
R
outG
gsw
clk
inR1
inG1
inB1
inR2
inG2
outB
B
inB2
cntx(10:0)
cnty(10:0)
Mode(3:0)
osd
B
R
G
B
R
G
vga_clk
BLANK
cntx(10:0)
cnty(10:0)
RGBInitColor(2:0)
BCoef(7:0)
vga_clk
BLANK
LP
cntx(10:0)
cnty(10:0)
MaxX(10:0)
MaxY(10:0)
LSize(10:0)
PCol(1:0)
bars
cross_hatch
sync_h
BLANK
counterX(10:0)
counterY(10:0)
vga_clk
clk
vga_clk
Mode(3:0)
TMaxX(10:0)
TMaxY(10;0)
sync_v
HsLow(10:0)
HsHigh(10:0)
VsLow(10:0)
VsHigh(10:0)
MaxX(10:0)
MaxY(10:0)
vga_clock
vga_sync
LP
gsw
fun(2:0)
PCol(1:0)
Mode(3:0)
BCoef(7:0)
LSize(10:0)
MaxX(10:0)
MaxY(10:0)
VsLow(10:0)
HsLow(10:0)
TMaxX(10:0)
TMaxY(10;0)
VsHigh(10:0)
HsHigh(10:0)
RGBInitColor(2:0)
CU
clk
rst
k1
k2
k3
k4
k5
VS
rst
key3
clk
rst1
k1
key1
k2
key2
k3
k4
key4
k5
key5
debouncer
CLK
RESET
Tester monitorów VGA
niem instancji) układu zarządzania
List. 1. Opis modułu eliminacji drgań zestyków klawiatury
sygnałem zegarowym DCM, które-
module debouncer(input clk,k1,k2,k3,k4,k5,
output key1,key2,key3,key4,key5);
go działanie jest określone poprzez
wartości parametrów podanych jako
reg [4:0] m_in,out;
wymuszenia projektanta w kolejnych
wire [4:0] in;
reg [2:0] cnt; liniach, rozpoczynajÄ…cych siÄ™ od
wire clk2;
zapisu // synthesis attribute. Przy-
reg kk1,kk2,kk3,kk4,kk5;
kładowo dla instancji o nazwie pi-
assign in={k5,k4,k3,k2,k1};
xel_clk_36M częstotliwość wejściowa
always @(posedge clk) div<=div+1;
z zewnętrznego generatora o wartości
//realizacja dzielnika częstotliwości wejściowej
40 MHz (sygnał clk) jest mnożona
assign clk2=div[14];
przez współczynnik CLKFX_MUL-
//clk2  częstotliwość próbkowania stanu klawiszy
TIPLY (tutaj równy 9) i dzielona
always @(posedge clk2) m_in<=in;
przez współczynnik CLKFX_DIVIDE
//zapamiętanie stanu klawiatury
(tutaj równy 10), dając w rezulta-
always @(posedge clk2)
cie częstotliwość wypadkową (sy-
begin
if (in==m_in)
gnał clk_36M) o wartości 36 MHz,
//jeżeli brak zmiany stanu wejścia
co odpowiada częstotliwości punk-
begin
cnt<=cnt+1;
tu dla trybu pracy 640x480, 85 Hz
//zwiększ cnt o 1
(por. tab. 1).
if(cnt==3'd3) out<=m_in;
Blok wytwarzania sygnałów syn-
//jeżeli w ciągu 3 taktów clk2 brak zmiany stanu klawiatury
//zapamiętaj ten stan chronizacji. Blok ten, oprócz impul-
end
sów synchronizacji poziomej (sync_h)
else cnt<=0;
//jeżeli zmiana stanu klawiatury  wyzeruj cnt
i pionowej (sync_v), wytwarza rów-
nież impuls wygaszania (BLANK)
end
informujący o tym, że wybierany ak-
assign {key5,key4,key3,key2,key1}=~out;
tualnie punkt znajduje siÄ™ poza ob-
//przepisz na wyjście  aktywny poziom wysoki
szarem aktywnym obrazu. Na wyj-
endmodule
ściach bloku oznaczonych counterX
i counterY dostępna jest współrzędna
Wynika z tego, że odpowiednią czę- go generatora zegara  można uzy- pozioma i pionowa (numer punktu
stotliwość punktu dla danych pa- skać 5 częstotliwości punktu, czyli w linii i numer linii) aktualnie wy-
rametrów obrazu testowego należy możliwa jest obsługa pięciu trybów bieranego punktu. Jak wiemy tester
wytworzyć w układzie testera. Takie pracy w standardzie VGA. obsługuje kilka trybów pracy VGA,
właśnie zadanie należy do oma- Na list. 2 pokazano kod w języ- a każdy tryb charakteryzuje się róż-
wianego bloku. Ze względu na to, ku Verilog opisujący blok genero- nymi długościami przedziałów cza-
że częstotliwości punktu są dość wania częstotliwości punktu. Linie sowych, na podstawie których wy-
znaczne (powyżej 25 MHz  por. rozpoczynające się od identyfikatora twarzane są impulsy synchronizacji,
tab. 1) oraz wymagają stosunko- DCM są konkretyzacjami (utworze- stąd też potrzebna jest dodatkowa
wo dużej dokładności, nie można
ich uzyskać poprzez prosty podział
List. 2. Opis bloku wytwarzania częstotliwości punktu
częstotliwości wejściowej, która
odule vga_clock( input clk,
input [3:0] Mode,
dodatkowo musiałaby być bardzo
output reg vga_clk);
duża. Z pomocą przychodzą tutaj,
wire clk36M,clk56M,clk65M,clk25M;
wykorzystywane w projekcie teste-
ra, układy Xilinx FPGA z rodziny DCM pixel_clk_36M (.CLKIN(clk),.CLKFX(clk56M6M));
// synthesis attribute CLKFX_DIVIDE of pixel_clk_36M is 10
Spartan 3, które integrują w swojej
// synthesis attribute CLKFX_MULTIPLY of pixel_clk_36M is 9
// synthesis attribute CLK_FEEDBACK of pixel_clk_36M is NONE
strukturze syntezery częstotliwości,
DCM pixel_clk_25M (.CLKIN(clk),.CLKFX(clk25M));
będące częścią składową układów
// synthesis attribute CLKFX_DIVIDE of pixel_clk_25M is 16
// synthesis attribute CLKFX_MULTIPLY of pixel_clk_25M is 10
zarządzania sygnałem zegarowym
// synthesis attribute CLK_FEEDBACK of pixel_clk_25M is NONE
(DCM  Digital Clock Manager).
DCM pixel_clk_56M (.CLKIN(clk),.CLKFX(clk56M));
// synthesis attribute CLKFX_DIVIDE of pixel_clk_56M is 10
Na wyjściu syntezera dostępna jest
// synthesis attribute CLKFX_MULTIPLY of pixel_clk_56M is 14
częstotliwość będąca iloczynem czę- // synthesis attribute CLK_FEEDBACK of pixel_clk_56M is NONE
DCM pixel_clk_65M (.CLKIN(clk),.CLKFX(clk65M));
stotliwości wejściowej i zadanej jako
// synthesis attribute CLKFX_DIVIDE of pixel_clk_65M is 16
// synthesis attribute CLKFX_MULTIPLY of pixel_clk_65M is 26
parametr pewnej liczby wymiernej.
// synthesis attribute CLK_FEEDBACK of pixel_clk_65M is NONE
Liczba ta musi być określona już
always @(Mode)
podczas kompilacji projektu (konfi-
case(Mode)
guracji układu FPGA) i nie da się
4'b1001: vga_clk=clk36M; //640x480 (VGA), 85Hz
4'b0010: vga_clk=clk; //800x600 (SVGA), 60Hz
jej zmienić podczas normalnej pra-
4'b1010: vga_clk=clk56M; //800x600 (SVGA), 85Hz
cy układu. W wykorzystywanym do
4'b0100: vga_clk=clk65M; //1024x768 (XGA), 60Hz
4'b1100: vga_clk=clk65M; //1024x768 (XGA), 60Hz
budowy testera układzie XC3S200
default: vga_clk=clk25M; //640x480 (VGA), 60Hz
dostępne są 4 niezależne układy endcase
DCM, dlatego też  łącznie z czę-
endmodule
stotliwością wejściową z zewnętrzne-
Elektronika Praktyczna 4/2007
27
Tester monitorów VGA
List. 3. Opis modułu wytwarzania impulsów synchronizacji WYKAZ ELEMENTÓW
module vga_sync(input vga_clk,
Rezystory (0805)
output sync_h, sync_v, BLANK,
output [10:0] counterX,counterY,
R1, R3, R5: 270 V
input [10:0] TMaxX,TMaxY,HsLow,HsHigh,VsLow,VsHigh,MaxX,MaxY);
R2, R4, R6...R8, R22...R24: 100 V
reg [10:0] cntx,cnty;
R9...R13, R25, R26: 4,7 kV
wire cntxMax=(cntx==TMaxX),cntyMax=(cnty==TMaxY);
R14...R21: 360 V
always @(posedge vga_clk)
Kondensatory
begin
C1: 100 mF/25 V
if(cntxMax) cntx<=0;
else cntx<=cntx+1;
C2...C7, C11...C14, C16...C21:
//jeżeli osiągnięto całkowitą liczbę punktów  wyzeruj licznik punktów
//w przeciwnym przypadku zwiększ zawartość licznika o 1
100 nF (0805)
C8...C10, C15: 10 mF/10 V tantal
if(cntxMax)
if(!cntyMax) cnty<=cnty+1;
(SMD A)
else cnty<=0;
//jeżeli osiągnięto maksymalną współrzędną punktu, sprawdz
numer linii Półprzewodniki
//jeżeli osiągnięto również maksymalna liczbę linii  wyzeruj licznik linii
D1: 1N4007
//w przeciwnym przypadku zwiększ licznik linii
D2...D9: LED (0805)
end
U1: XC3S200 (VQ100)
assign BLANK=((cntx>MaxX)|(cnty>MaxY));
//definicja przedziału wygaszania U2: XCF01S (VO20)
U3: generator kwarcowy 40 MHz
assign sync_h=~((cntx>HsLow)&&(cntxassign sync_v=~((cnty>VsLow)&&(cntyU4: SPX1117 3.3 (TO252)
//definicja przedziałów dla impulsów synchronizacji
U5: SPX1117 2.5 (TO252)
assign counterX=cntx;
assign counterY=cnty; U6: SPX1117 1.2 (TO252)
endmodule
Inne
J1: DB15F trójrzędowe
informacja o parametrach czasowych HsHigh  pozioma współrzęd-
J2: gniazdo zasilajÄ…ce
charakterystycznych dla danego try- na punktu wyznaczajÄ…ca koniec
J3: goldpin 5x2
bu pracy. Informacja ta dostarczana impulsu synchronizacji poziomej
J4: goldpin 12x2
jest z układu sterującego w postaci (HsHigh= AH+FH +SH  1), VsLow
11 bitowych sygnałów o następu-  numer linii określający początek
jÄ…cym znaczeniu: TMaxX  pozio- impulsu synchronizacji pionowej Na list. 3 przedstawiono kod
ma współrzędna punktu odpowia- (VsLow= AV+FV  1), VsHigh  numer w języku Verilog opisujący działanie
dająca całkowitej liczbie punktów linii wyznaczający koniec impulsu bloku wytwarzania sygnałów syn-
w linii (TMaxX=AH+FH+SH+BH  1), synchronizacji pionowej (VsHigh= chronizacji.
TMaxY  numer linii wyznaczający AV+FV+SV  1), MaxX  pozioma Pozostałe bloki testera oraz uwa-
całkowitą liczbę linii (TMaxY=A- współrzędna punktu odpowiadająca gi dotyczące montażu przedstawimy
+FV+SV+BV  1), HsLow  pozioma liczbie aktywnych punktów obrazu w 2 części artykułu.
V
współrzędna punktu, od której roz- (MaxX=AH  1), MaxY  numer linii Zbigniew Hajduk
poczyna siÄ™ impuls synchroniza- odpowiadajÄ…cy liczbie aktywnych li- Politechnika Rzeszowska
cji poziomej (HsLow= AH+FH  1), nii obrazu (MaxY=AV  1).
arm.ep.com.pl arm.ep.com.pl
arm.ep.com.pl
arm.ep.com.pl arm.ep.com.pl
Elektronika Praktyczna 4/2007
28