// DSCH 2.7f
// 2012-06-16 11:49:16
// C:\Users\Mateusz\Desktop\Elektronika\elektro\budzik2.sch

module budzik2( SETH,SET,SETM,RESET,z3,z2,z5,x6,
x7,x4,x2,x0,x3,z1,x1,x5,
z0,z4);
input SETH,SET,SETM,RESET;
output z3,z2,z5,x6,x7,x4,x2,x0;
output x3,z1,x1,x5,z0,z4;
wire w32,w33,w34,w35,w36,w37,w38,w39;
wire w40,w41,w42,w43,w44,w45,w46,w47;
wire w48,w49,w50,w51,w52,w53,w54,w55;
wire w56,w57,w58,w59,w60,w61,w62,w63;
wire w64;
and #(23) and(w11,w9,w10);
dreg #(19) dreg(w14,w10,w12,w13,w9);
mux #(24) mux(w1,w12,SETH,SET);
or #(23) or(w21,RESET,w20);
and #(30) and(w9,x3,x0);
and #(23) and(w12,x4,x6);
or #(23) or(w13,RESET,w14);
mux #(17) mux(w27,w26,SETM,SET);
and #(23) and(w29,w27,w28);
dreg #(19) dreg(w20,w28,w9,w21,w27);
or #(59) sub_1(w34,w32,RESET,w33);
and #(26) sub_2(w35,z0,z3);
dreg #(17) sub_3(w37,w38,w36,w33,w1);
and #(15) sub_4(w40,w1,w38,w39);
dreg #(17) sub_5(z4,w41,w41,w33,w35);
dreg #(17) sub_6(z5,w42,w42,w33,z4);
and #(15) sub_7(w36,z5,z1,z0);
or #(47) sub_8(w33,w37,RESET);
dreg #(17) sub_9(z2,w43,w43,w34,z1);
dreg #(17) sub_10(z3,w44,w44,w34,z2);
dreg #(17) sub_11(z1,w45,w45,w34,z0);
dreg #(17) sub_12(z0,w46,w46,w34,w40);
dreg #(17) sub_13(w32,w39,w35,w34,w1);
dreg #(17) sub_14(w49,w50,w47,w48,w11);
dreg #(17) sub_15(x5,w51,w51,w48,x4);
dreg #(17) sub_16(x4,w52,w52,w48,w53);
dreg #(17) sub_17(x7,w54,w54,w48,x6);
dreg #(17) sub_18(x6,w55,w55,w48,x5);
or #(57) sub_19(w48,w13,w49);
and #(15) sub_20(w47,x4,x6);
and #(15) sub_21(w53,w50,w11);
dreg #(17) sub_22(w58,w59,w56,w57,w29);
dreg #(17) sub_23(x1,w60,w60,w57,x0);
dreg #(17) sub_24(x0,w61,w61,w57,w62);
dreg #(17) sub_25(x3,w63,w63,w57,x2);
dreg #(17) sub_26(x2,w64,w64,w57,x1);
or #(57) sub_27(w57,w21,w58);
and #(15) sub_28(w56,x0,x3);
and #(15) sub_29(w62,w59,w29);
endmodule

// Simulation parameters in Verilog Format
always
#1000 SETH=~SETH;
#2000 SET=~SET;
#4000 SETM=~SETM;
#8000 RESET=~RESET;

// Simulation parameters
// SETH CLK 10 10
// SET CLK 20 20
// SETM CLK 40 40
// RESET CLK 80 80