Wyniki wyszukiwana dla hasla 278 rys c (2)
Image134 Rys. Zmienne stanu — droga X0— prędkość X7— przyspieszenie w wyróżnionych chwilach czasu: 1
Image134 Adres słowa Rys. 4.80. Układ wprowadzania informacji ze wspólnej szyny do rejestrów równole
Image137 Rys. 4.83 Zespół rejestrów buforowych o pojemności 8 słów 8-bitowych 2 rozdzielacza Rys. 4.
Image13 A M W2"GLJ LLiJ li > 1 5_u leu O X cłtryphc O Y Łolle. OZ. zielona900 Zi fl.2. csr.
Image140 Rys. 4.87. Pamięć składająca się z zespołu rejestrów równoległych150
Image143 rys. 4.91. Impuls „start” powoduje wpisanie informacji do rejestru i odblokowanie bramki B.
Image147 U(t) Rys. Schemat blokowy układu opisanego równaniem stanu i równaniem wyjścia
Image148 Rys. Schemat blokowy układu gdy wektory U(t)=u(t) i Y(t)=y(t) są jednowymiarowe
Image152 Rys. 4.104. Rejestr generujący ciągi pseudolosowe z samoczynnym likwidowaniem stanów
Image153 1000 rotoo Funkcja opisująca sprzężenie: F‘C®D Rys. 4.106. Diagram stanów dla rejestru lini
Image156 Rys. Schemat blokowy układu gdy sygnały sterujące oddziały wuj ą także na sygnały wyjściowe
Image161 Symbol graficzny rozpatrywanej pamięci z zaznaczeniem wszystkich linii sygnałów przedstawio
Image165 Dla stanu niskiego (rys. 4.122b): r    _ UęCmax~UoL max r OLmai   
Image171 Rys. 4.131. Schemat ideowy generatora 8 słów 32 bitowych Rys. 4.132. Schemat ideowy generat
Image183 Struktura logiczna układów FPLA Schemat logiczny typowego układu FPLA przedstawiono na rys.
Image191 1lami rrot-aro-ow- lów. StanO    Stern f    Stan2 Rys. 4
Image196 Rys. 4.168. Schematy logiczne liczników synchronicznych z przeniesieniami a) równoległymi,
image1 Przebieg pomiarów 1. Połączyć układ pomiarowy zgodnie z rys„1
Image200 We JTJlJTJTJTlJTJT_rLrL_ Rys. 4.177. Dzielnik przez 8 częstotliwości impulsów wejściowych a
Image206 o-otwarte, z-zwarte Rys. 4.190. Licznik o programowanej długości cyklu (pojemności) zbudowa

Wybierz strone: [ 13 ] [ 15 ]