Wyniki wyszukiwana dla hasla rys 7 2
Image355 Implementacje układów realizujących funkcje (3) oraz funkcje (4) przedstawiono na rys. 4.40
Image358 Rys. 4.410. Schematy logiczne dekoderów scalonych c
Image360 10-wyjściowego (rys. 4.414). Do zbudowania takiego demultipleksera, oprócz dekodera scalone
Image365 W dekoderze dwupoziomowym 6/64 przedstawionym na rys. 4.420 najpierw są dekodowane 3 najsta
Image367 Rys. 4.427. Schemat logiczny układu służącego do wytwarzania napięcia o przebiegu scho
Image371 Schemat logiczny układu realizującego powyższe funkcje przełączające przedstawiono na rys.
Image372 Rys. 4.433 Transkoder służący do konwersji 4-bitowego kodu Graya na naturalny kod dwójkowy
Image378 Lamp Test). Schematy logiczne transkoderów scalonych 46, 47 i 48 są przedstawione na rys. 4
Image382 Typowym reprezentantem multiplekserów scalonych jest układ 150 (rys. 4.444). Układ ten jest
Image386 Układ 155 *> i 156 **> (rys. 4.449) jest demultiplekserem mającym: —   &nbs
Image389 Do wytwarzania bitu kontrolnego zastosowano w układzie (rys. 4.454) prze-rzutnik JK spełnia
Image39 Rys. Poglądowa struktura układu automatycznej regulacji
Image390 słowa wejściowego. Generator przedstawiony na rys. 4.455 wymaga zastosowania tylu przełączn
Image393 jednego taktu. Jeśli zastosować układ taki jak na rys. 4.460, zbudowany z multiplekserów, t
Image398 nież realizować dodawanie mod. 2 (rys. 4.467). Układy takie wyróżniają się dużą szybkością
Image4 wejście: u(t), u(s) wyjście: uc(t), y(t)f uc(t) = y(t) Rys. Układ RC
Image407 10 Rys. 4.476. Schemat logiczny przetwornika szeregowego
Image418 -emiter tranzystora T8 osiągnie wartość wystarczającą do wprowadzenia go w stan przewodzeni
Image423 Rys. 4.498. Schemat elektryczny układu    Rys. 4.499. Schemat elektryczny ro
Image424 Symbol graficzny przerzutnika 123 wraz z tablicą opisującą działanie układu przedstawiono n

Wybierz strone: [ 15 ] [ 17 ]