Wyniki wyszukiwana dla hasla 278 rys c (2) Image314 Rys. 4.360. Układ realizujący dodawanie i odejmowanie a) schemat logiczny układu dla jednejImage325 Układ przedstawiony na rys. 4.372, spełniający równanie (14), jest układem najszybszym, gdyImage333 W celu zilustrowania komparacji liczb przedstawionych w kodzie 8421 BCD, na rys. 4.380 przeImage340 Można zbudować multiplikator całkowicie równoległy (rys. 4.390), tzn. taki, który wszystkieImage345 Implementacje funkcji (1) i (2) przedstawiono na rys. 4.394. W układach tych, jeśli żadne zImage348 W układzie przedstawionym na rys. 4.399 sygnał przeniesienia blokującego propaguje tylko prImage349 Implementacja równań (6) jest przedstawiona na rys. 4.400. Typowy czas propagacji sygnału wImage352 Rys. 4.403. Schemat logiczny dwupoziomowego, szeregowego enkodera priorytetowego&Image355 Implementacje układów realizujących funkcje (3) oraz funkcje (4) przedstawiono na rys. 4.40Image358 Rys. 4.410. Schematy logiczne dekoderów scalonych cImage360 10-wyjściowego (rys. 4.414). Do zbudowania takiego demultipleksera, oprócz dekodera scaloneImage365 W dekoderze dwupoziomowym 6/64 przedstawionym na rys. 4.420 najpierw są dekodowane 3 najstaImage367 Rys. 4.427. Schemat logiczny układu służącego do wytwarzania napięcia o przebiegu schoImage371 Schemat logiczny układu realizującego powyższe funkcje przełączające przedstawiono na rys.Image372 Rys. 4.433 Transkoder służący do konwersji 4-bitowego kodu Graya na naturalny kod dwójkowy Image378 Lamp Test). Schematy logiczne transkoderów scalonych 46, 47 i 48 są przedstawione na rys. 4Image382 Typowym reprezentantem multiplekserów scalonych jest układ 150 (rys. 4.444). Układ ten jestImage386 Układ 155 *> i 156 **> (rys. 4.449) jest demultiplekserem mającym: — &nbsImage389 Do wytwarzania bitu kontrolnego zastosowano w układzie (rys. 4.454) prze-rzutnik JK spełniaImage39 Rys. Poglądowa struktura układu automatycznej regulacjiWybierz strone: [
16 ] [
18 ]
