// DSCH 2.7a
// 2013-03-01 18:12:45
// C:\Users\d\Desktop\pme\licz.sch

module licz( in1,clk1,digit12,digit13,digit14);
input in1,clk1;
output digit12,digit13,digit14;
and #(16) and3(w5,digit13,digit12,w4);
and #(16) and2(w8,w6,w7);
or #(19) or3(w7,digit14,w10,w11);
or #(19) or3(w6,w11,digit13,w4);
not #(10) inv(w12,vss);
dreg #(26) dreg1(digit12,w11,w12,in1,clk1);
dreg #(19) dreg2(digit13,w10,w8,in1,clk1);
dreg #(26) dreg3(digit14,w4,w5,in1,clk1);
endmodule

// Simulation parameters in Verilog Format
always
#1000 in1=~in1;
#1000 clk1=~clk1;

// Simulation parameters
// in1 CLK 10 10
// clk1 CLK 10.00 10.00