216 217

216

216

O

1 i 10 ta o ii im tu ut im

Rys. 5*109. 3-dekadowy konwerter liczb BCD na liczby dwójkowe wykorzystujący sumator binarny

Zastosowanie korektora 74184 upraszcza schematy korektorów kombinacyjnych. Schematy te najdogodniej można uzyskać przez uproszczenie schematów z korektorem 4-bitowym stosując zasadę przedstawioną na rys. 5.107. Upraszczając według tej zasady schematy konwertorów z rys. 5.105 uzyskuje się schematy przedstawione na rys. 5.108.

Innym możliwym konwerterem jest układ bazujący na sumatorach rrczb binarnych przedstawiony na rys. 5-109.

Ponadto istnieją jeszcze inne rozwiązania analogiczne do omówionych w przypadku konwersji liczb dwójkowych na BCD. I tak, można zamienić poszczególne dekady BCD na liczby dwójkowe i wyniki pośrednie sumować przy pomocy sumatorów BCD oraz można zrealizować zamianę przy pomocy dwóch liczników: BCD i binarnego.

Z. A D A N I A

5.1.    Podać funkcje opisujące koder priorytetowy 74147 zadany tablicą na rys. 5-3.

5.2.    Podać funkcję i narysować schemat dekodera kodu BCD na kod „1 z 10" z aktywnym zerem, nie wykrywającego liczb większych od 9-

5.3.    Podać schemat multipleksera 9 24 wejściach zbudowanego z 3 multiplekserów 74151, dekodera 4-wyjściowego oraz 3-wejściowej bramki OR.

5.4.    Ile multiplekserów 4-wejściowych potrzeba do zbudowania multipleksera o N wejściach według zasady podanej na rys. 5.11a.

Kozwiązanie podać dla H = 4 , 8, 12, 16 , 20 , 24 , 32 , 36 , 40 , 64 , 9Ą

256.

5-5* Układ opisany funkcją

f(A, B, C, D, E) = £ (0,2,3,5,7,8,10,15,22,27,30) zrealizować przy pomocy:

a)    multipleksera 8 wejściowego i bramek RAND (jako zmienna adresowe wziąć A, 0, D),

b)    multipleksera 4 wejściowego i bramek NAND (jako zmienne adresowe wziąć A,D),

c)    multiplekserów 4 wejściowych (jako zmienne adresowe multipleksera wyjściowego wziąć A, D).

Przyjąć wszędzie, że dostępne są także negacje zmiennych.

5.6.    Przy założeniach jak w przykładzie 5oraz przyjmując tp = 2tf wyznaczyć strukturę zapewniającą czas komparacji liczb 32-bitowych Tp=

=¹⁰ V

5.7.    Narysować graf komparatora sekwencyjnego Moore a porównującego liczby wprowadzane od najmniej znaczących bitów.

5.8.    Ile ROll-ów o organizacji 4x4 trzeba użyć aby uzyskać ROM o organizacji 4x24?

5.9- Jakich rozmiarów ROM potrzebny jest do zrealizowania:

a)    4 multiplekserów 2 wejściowych,

b)    2 multiplekserów 4 wejściowych,

c)    dekodera kodu BCD na kod wskaźnika 7-segmentowego?

5.10.    Zaprojektować przerzutnik JK wyzwalany tylnym zboczem korzystając z przerzutników RS.

5.11.    Na bramkach NOR zaprojektować wyzwalany poziomem przerzutnik R' S' o grafie jak na rys. 5.110.

Rys. 5.110. Graf do zadania 5-11

5.12. Narysować graf i zrealizować na przerzutnikach JK-KS 3-bitowy rejestr przesuwający w prawo.

5.13- Narysować graf samokorygującego licznika pierścieniowego dla N = 4 z krążącą jedynką, o sprzężeniu jak w p. 5.8.2.

5.14.    Zaprojektować dekoder kodu licznika Johnsona o długości 5, na kod „1 z 10" z aktywnym zerem.

5.15.    Narysować graf licznika Johnsona o długości 4 i pojemności 7.

5.16.    Zaprojektować asynchroniczny dzielnik 1:7, uzyskany z licznika synchronicznego o sekwencji stanów 0,1,3,6,4,5,7-

5.17.    Jak połączyć sumator 7483, aby uzyskać dwa niezależne sumatory jea-nobitowe?

5.18.    Zaprojektować sumator kodu dwójkowo-dziesiętnego „■>■3" wykorzystujący sumatory 7483.