Image182

czym stan wyjść demultipleksera jest stanem chwilowym (właściwy sygnał trwa przez 1/2 taktu).

Wykorzystanie sumatora akumulującego w układach wyjściowych może w pewnych przypadkach uprościć rozwiązanie. W układzie przedstawionym na rys. 4.143 liczba wyjść wzrosła do ponad 64, aie jednocześnie mogą być zmienione stany wyjść tylko jednej grupy układów wyjściowych. Często zdarza się, że w czasie kilku kolejnych taktów programu sterującego informacja wyjściowa nie zmienia się. Jeżeli liczba tych taktów jest duża, powoduje to niepotrzebne blokowanie komórek pamięci. W takich przypadkach należy zastosować bramkowanie wejść adresowych licznika na określoną liczbę taktów. Można to rozwiązać w sposób następujący. Jednym z wyjść multipleksera uaktywnić licznik programowany, do którego zostaje wpisana liczba N. Jednocześnie zablokowane zostaje wejście licznika adresowego pamięci. Po odliczeniu N impulsów taktujących, wejście licznika adresowego pamięci zostanie odblokowane i układ podejmuje normalny cykl pracy.

Rozpatrywane dotychczas układy nie umożliwiały skokowych zmian adresów programu. Można to zrealizować w łatwy sposób dzięki wprowadzeniu warunkowego sprzężenia zwrotnego. W tym celu np. jeden z 16 adresów demultipleksera 154 może być wykorzystywany do badania np. ośmiu stanów linii wejściowych podawanych na wejścia dodatkowego multipleksera, natomiast odpowiednia instrukcja określa, które wejście jest poddane badaniu. Jeżeli na wyjściu poddawanemu badaniu występuje wymagany stan logiczny, wówczas w kolejnym takcie następuje skok do adresu pamięci, określonego przez stan wyjść pamięci. Wyjścia pamięci dołączone są do wejść równoległego wprowadzania danych licznika adresowego pamięci. Jeżeli na sprawdzanym wejściu nie występuje oczekiwany stan logiczny, to program jest wykonywany bez skoku warunkowego.

4.3.3.4. Programowane zespoły logiczne FPLA

Układy PLA (ang. Programmed Logic Arrayś) stanowią programowane zespoły logiczne, będące odmianą pamięci stałych. Układy te umożliwiają realizację funkcji logicznych w postaci sumy iloczynów częściowych, w których zmienne wejściowe dostępne są w postaci prostej i zanegowanej. Przykładowo, układ DM 8755 firmy National charakteryzuje się 14 wejściami i 8 wyjściami, natomiast liczba możliwych do realizacji iloczynów częściowych 14-argumentowych wynosi 96, a sum logicznych nawet 96-argumentowych — 8. Podczas programowania maski układu PLA, dla każdej funkcji wyjściowej, programuje się połączenie odpowiednich wyjść bramek I (AND), realizujących iloczyny częściowe, z wejściami bramki LUB (OR). Programowanie iloczynów częściowych polega na dołączeniu wybranych argumentów wejściowych w postaci prostej lub zanegowanej dla określonych bramek I (AND), zgodnie z zapisem funkcji.

Funkcje wyjściowe mogą być generowane w postaci prostej lub zanegowanej. Realizowane jest to również w sposób programowy. Układy PLA, programowane u użytkownika (ang. Field Programmable Logic Arrays — FPLA) podobnie jak pamięci PROM, stanowią znaczne ułatwienie w pracy projektanta. Układy te produkowane są przez wiele firm światowych.