Image355

Implementacje układów realizujących funkcje (3) oraz funkcje (4) przedstawiono na rys. 4.407.

Jeśli kodem wejściowym dekodera jest kod niezupełny (nie wszystkie słowa kodowe są wykorzystane, tzn. 2” > m), to taki dekoder jest dekoderem niepełnym. Przykładem dekodera niepełnego jest typowy dekoder służący do konwersji naturalnego 4-bitowego kodu dwójkowego na kod 1 z 10 (2⁴> 10) —

>fz4

Ti

> 1z4

Tj

Rys. 4.407. Schematy logiczne układów realizujących funkcje

a) (3), b) (4)

Tablica 4.33

Wejścia							Wyjści		ia
8421	BCD						1	z 10
D C	B	A	0	1	2	3	4	5	6	7	8	9
0 0	0	0	1	0	0	0	0	0	0	0	0	0
0 0	0	1	0	1	0	0	0	0	0	0	0	0
0 0	1	0	0	0	1	0	0	0	0	0	0	0
0 0	1	1	0	0	0	1	0	0	0	0	0	0
0 1	0	0	0	0	0	0	1	0	0	0	0	0
0 1	0	1	0	0	0	0	0	1	0	0	0	0
0 1	1	0	0	0	0	0	0	0	1	0	0	0
0 1	1	1	0	0	0	0	0	0	0	1	0	0
1 0	0	0	0	0	0	0	0	0	0	0	1	0
1 0	0	1	0	0	0	0	0	0	0	0	0	1

tablica 4.33. W przypadku rozpatrywania dekodera niepełnego powstaje pytanie: jak układ ma działać w przypadku, gdy na jego wejścia zostaną podane kombinacje nie wykorzystane?

Jeśli mamy zagwarantowane, że na wejściach dekodera nie pojawią się kombinacje nie wykorzystywane, to można dopuścić by stany wyjściowe dekodera były dla nich dowolne (zależne tylko od stopnia uproszczenia układu). Dokonajmy syntezy układu przy wykorzystaniu tablic Kamaugha. Tablica Kar-naugha dla funkcji 0 wypisana na podstawie tabl. 4.33 jest przedstawiona na rys. 4.408a. Zauważmy, że określone jest tylko dziesięć stanów spośród szes-