!Instrukcja_PTC_cw3

Laboratorium przedmiotu Podstawy Techniki Cyfrowej

w.3: Synchroniczne automaty sekwencyjne

Wprowadzenie:

W ramach laboratorium u

ywana b

dzie płyta uruchomieniowa Spartan 3A

firmy Xilinx oparta o matryc

FPGA – Spartan XC3S700A.

rodowiskiem

programistycznym u

ywanym podczas laboratorium b

dzie ISE firmy Xilinx w wersji

10.1 oraz wewn

trzna aplikacja ISE – StateCad, słu

Ŝą

ca do projektowania układów

sekwencyjnych za pomoc

grafu stanów.

Synteza układu opisanego za pomoc

grafu stanów:

1) Stworzenie nowego projektu. File->New Project ...

Okre

lenie nazwy projektu i lokacji na dysku;

Wybór Top-level Source type jako HDL (w przypadku projektu, gdzie modułem
nadrz

dnym b

dzie plik w j

zyku Verilog *.v) lub Schematic (je

eli modułem

nadrz

dnym b

dzie plik schematu) ;

2) Wybór cech matrycy oraz sposobów syntezy i symulacji;

Family: Spartan 3A;

Device: XC3S700A;

Package: FG484;

Synthesis Tool: XST;

Simulator: ISE Simulator;

Preffered Language: Verilog;

3) Zako

czenie tworzenia projektu;

Next -> Next-> Finish;

4) Dodanie pliku typu State Diagram;

Project -> New Source -> State Diagram;

Nadanie nazwy, zaznaczenie Add to Project;

5) Edycja grafu;

Podczas edycji nale

y stworzy

kompletny graf automatu. Do rysowania

stanów nale

y u

ywa

opcji Add -> State, do tworzenia przej

ść

dzy stanami opcji

Add -> Transition (patrz rysunek 2). Dost

p do opcji dowolnego elementu grafu

nast

puje poprzez dwukrotne klikni

cie elementu.

Opcja View -> Show Control Points wy

wietla punkty, za pomoc

których

na definiowa

kształt elementów grafu.

Edycja opcji ka

dego stanu lub przej

cia mi

dzy stanami pozwala na dodanie

warunków dla wyj

ść

lub przej

ść

(opis w stylu j

zyka VHDL):

Pole Outputs zawiera warunki dla wyj

cia, np.

WY =

‘

’

Pole Condition zawiera warunki logiczne, np.

WE1 =

‘

’

or WE2 =

‘

’

Zaleca si

dodanie sygnału inicjalizuj

cego (Reset) wymuszaj

cego przej

cie

do okre

lonego stanu (Opcja Add -> Reset). Powinien by

wybrany reset

asynchroniczny.
6) Kompilacja;

Gotowy projekt maszyny stanu nie mo

e by

bezpo

rednio przetwarzany i

konieczna jest jego kompilacja, a wcze

niej konfiguracja:

Ustalanie j

zyka wynikowego kompilacji: Options -> Configuration ->

Language -> Verilog; (patrz rys. 1)

Options -> Configuration -> State Assignment -> One -Hot

Options -> Configuration -> Optimize -> Speed;

Options -> Configuration -> Options -> Wszystko poza Minimize

Options -> Configuration -> Language Vendor-> XST

Wła

ciwa kompilacja: Options -> Compile;

rys.1. Konfiguracja.

W efekcie otrzymujemy plik w j

zyku Verilog (*.v), który nale

y doda

projektu (W edytorze Project Navigator opcja Project -> Add Source). W przypadku
problemów zaleca si

usun

ąć

z projektu plik grafu (*.dia), doda

plik w j

zyku Verilog

ponownie a nast

pnie przywróci

plik *.dia.

Nale

y pami

, aby przypisa

atrybut Top Module (Right Mouse Button ->

Set as Top Module) wła

ciwemu plikowi najwy

szemu w hierarchi (patrz instrukcja

w. 1).

Podgl

daj

c zawarto

ść

dowolnego pliku *.v nale

y zauwa

deklaracje

zmiennych wej

ciowych i wyj

ciowych dla tego modułu. W przypadku prostego

projektu przedstawionego na rys. 2 oprócz zmiennych WE i WY, zauwa

zmienne CLK (Zegar) i RESET.

Plik ogranicze

*.ucf (patrz instrukcja

w. 1) nale

y tworzy

tylko dla modułu

oznaczonego jako Top Module.

eli jako zegar u

ywany jest wewn

trzny sygnał prostok

tny o cz

stotliwo

50 MHz (w praktyce przy tak du

ej cz

stotliwo

ci zegara pozwala to na traktowanie

układu tak, jakby był on asynchroniczny) to nale

y pami

e dost

pny jest on na

pinie E12 (patrz instrukcja

w. 1 -> Tworzenie plików ogranicze

*.ucf).

na oczywi

cie u

ywa

wewn

trznego sygnału taktuj

cego ze zmniejszon

stotliwo

poprzez np. Digital Clock Manager (DCM_SP) dost

pny np. z edytora

schematów (Symbols -> Categories -> Symbols -> DCM_SP).

rys.2. Przykładowy projekt.

eli zegar ma by

dost

pny z zewn

trz np. za pomoc

klawisza to

najcz

ęś

ciej b

dzie trzeba uzyskany kod w j

zyku Verilog traktowa

jako moduł

podrz

dny (trzeba pami

o stworzeniu jego symbolu przed u

yciem w module

głównym – po zaznaczeniu wybieramy Processes -> Design Utilities -> Create
Schematic Symbol). Moduł główny b

dzie modułem schematu i w nim ustalone

zostan

globalne we/wy, które zostan

yte przy tworzeniu pliku ogranicze

*.ucf

(patrz instrukcja do

wiczenia 1). W pliku schematu sygnał zegara powinien wtedy

zosta

doprowadzony do układu poprzez bufor IBUFG, dost

pny w bibliotece symboli

logicznych przy edycji modułu schematu (Symbols -> Categories -> Symbols ->
IBUFG).

Zawsze przed ko

cow

kompilacj

projektu nale

y sprawdzi

poprawno

ść

hierarchicznego usytuowania plików projektu oraz zale

ci mi

dzy nimi

(Implementation -> Sources) !!

Realizacja projektu:

Wszystkie pozostałe etapy realizacji projektu, takie jak tworzenie wynikowego

pliku do zaprogramowania matrycy (je

eli w trakcie kompilacji nie pojawi si

jawny

bł

d to ostrze

enia mo

na zignorowa

), przyporz

dkowanie sygnałów WE/WY do

pinów matrycy, konfiguracja płyty uruchomieniowej, symulacja itp. wykonywa

nale

identycznie jak podczas laboratorium nr. 1 (Układy kombinacyjne).

Przebieg

wiczenia:

Celem

wiczenia jest zapoznanie z metodami projektowania układów

sekwencyjnych poprzez realizacj

w/w układów z u

yciem grafu automatu w aplikacji

StateCAD.

Przygotowanie do laboratorium:

praktyczna znajomo

ść

sposobów projektowania układów sekwencyjnych;

praktyczna znajomo

ść

obsługi

rodowiska ISE (

w. 1);

Przebieg

wiczenia i sposób oceniania:

sprawdzanie przygotowania do zaj

ęć

(max 1 pkt);

konfiguracja sprz

tu;

zapoznanie ze sposobem syntezy automatu sekwencyjnego w aplikacji
StateCAD;

analiza postawionych zadania i stworzenie grafów automatów sekwencyjnych;

przeniesienie prostego projektu do aplikacji StateCAD i translacja na posta

modułu Verilog (max 1 pkt);

symulacja w/w projektu (z wewn

trznym zegarem taktuj

cym) w aplikacji ISE

Simulator i realizacja na FPGA (max 1 pkt);

Symulacja i realizacja bardziej zaawansowanego automatu sekwencyjnego z
sygnałem zegarem sterowanym przez u

ytkownika (max 2 pkt);

* podczas

wiczenia ka

da sekcja tworzy osobny protokół z przebiegu

wiczenia

Protokół:

Protokół powinien zawiera

nazwiska osób wykonuj

cych

wiczenie;

tytuł i numer

wiczenia;

poprawny numer grupy i sekcji;

komentarze przedstawiaj

ce post

p w realizacji

wiczenia oraz wszelkie

niezb

dne do zrealizowania

wiczenia notatki;