// DSCH 2.7a
// 2012-10-27 13:55:12
// example.sch

module example( clk1,in2,in1,out1);
input clk1,in2,in1;
output out1;
and #(23) and3(out1,clk1,clk1,in1);
xnor #(23) xnor2(out1,clk1,in2);
endmodule

// Simulation parameters in Verilog Format
always
#1000 clk1=~clk1;
#1000 in2=~in2;
#2000 in1=~in1;

// Simulation parameters
// clk1 CLK 10.00 10.00
// in2 CLK 10 10
// in1 CLK 20 20