// DSCH 2.7a
// 2012-10-27 15:33:44
// C:\Users\Senio\Desktop\dsch03\Export dsch2\mnozenie.sch

module mnozenie( B1,B3,B2,B0,A0,A2,A3,A1,
out2,out0,out1,out3,out4,out5,out6,out7);
input B1,B3,B2,B0,A0,A2,A3,A1;
output out2,out0,out1,out3,out4,out5,out6,out7;
wire w43,w44,w45,w46,w47,w48,w49,w50;
wire w51,w52,w53,w54,w55,w56,w57,w58;
wire w59,w60,w61,w62,w63,w64,w65,w66;
wire w67,w68,w69,w70,w71,w72,w73,w74;
wire w75,w76,w77,w78,w79,w80,w81,w82;
wire w83,w84,w85,w86,w87,w88,w89,w90;
wire w91,w92,w93,w94,w95,w96,w97,w98;
wire w99,w100,w101,w102;
and #(30) and2(w16,B2,A3);
and #(30) and2(w28,B3,A1);
and #(30) and2(w29,B3,A2);
and #(30) and2(w26,B3,A3);
and #(30) and2(w9,B0,A3);
and #(30) and2(w6,B0,A2);
and #(30) and2(w3,B0,A1);
and #(23) and2(w5,B0,A0);
and #(30) and2(w4,B1,A0);
and #(30) and2(w7,B1,A1);
and #(30) and2(w8,B1,A2);
and #(30) and2(w2,B1,A3);
and #(30) and2(w27,B3,A0);
and #(30) and2(w17,B2,A1);
and #(30) and2(w18,B2,A2);
and #(30) and2(w19,B2,A3);
xor #(15) xor2_su1(w43,w3,w4);
xor #(22) xor2_su2(w12,w43,w44);
nand #(14) nand2_su3(w45,w4,w3);
xor #(15) xor2_su4(w46,vss,w2);
xor #(29) xor2_su5(w11,w46,w47);
nand #(14) nand2_su6(w48,w2,vss);
nand #(14) nand2_su7(w49,vss,w47);
nand #(14) nand2_su8(w50,w2,w47);
nand #(14) nand2_su9(w51,w3,w44);
nand #(14) nand2_su10(w52,w4,w44);
nand #(35) nand3_su11(w53,w45,w51,w52);
xor #(15) xor2_su12(out0,w5,vss);
and #(36) and2_su13(w44,vss,w5);
xor #(15) xor2_su14(w54,w6,w7);
xor #(29) xor2_su15(w14,w54,w53);
nand #(14) nand2_su16(w55,w7,w6);
nand #(14) nand2_su17(w56,w6,w53);
nand #(14) nand2_su18(w57,w7,w53);
nand #(35) nand3_su19(w58,w55,w56,w57);
nand #(28) nand3_su20(w10,w48,w49,w50);
nand #(35) nand3_su21(w47,w59,w60,w61);
nand #(14) nand2_su22(w61,w8,w58);
nand #(14) nand2_su23(w60,w9,w58);
nand #(14) nand2_su24(w59,w8,w9);
xor #(29) xor2_su25(w15,w62,w58);
xor #(15) xor2_su26(w62,w9,w8);
xor #(15) xor2_su27(w63,w14,w17);
xor #(22) xor2_su28(w22,w63,w64);
nand #(14) nand2_su29(w65,w17,w14);
xor #(15) xor2_su30(w66,w10,w16);
xor #(29) xor2_su31(w21,w66,w67);
nand #(14) nand2_su32(w68,w16,w10);
nand #(14) nand2_su33(w69,w10,w67);
nand #(14) nand2_su34(w70,w16,w67);
nand #(14) nand2_su35(w71,w14,w64);
nand #(14) nand2_su36(w72,w17,w64);
nand #(35) nand3_su37(w73,w65,w71,w72);
xor #(15) xor2_su38(out1,w12,vss);
and #(36) and2_su39(w64,vss,w12);
xor #(15) xor2_su40(w74,w15,w18);
xor #(29) xor2_su41(w24,w74,w73);
nand #(14) nand2_su42(w75,w18,w15);
nand #(14) nand2_su43(w76,w15,w73);
nand #(14) nand2_su44(w77,w18,w73);
nand #(35) nand3_su45(w78,w75,w76,w77);
nand #(28) nand3_su46(w20,w68,w69,w70);
nand #(35) nand3_su47(w67,w79,w80,w81);
nand #(14) nand2_su48(w81,w19,w78);
nand #(14) nand2_su49(w80,w11,w78);
nand #(14) nand2_su50(w79,w19,w11);
xor #(29) xor2_su51(w25,w82,w78);
xor #(15) xor2_su52(w82,w11,w19);
xor #(15) xor2_su53(w83,w24,w27);
xor #(15) xor2_su54(out3,w83,w84);
nand #(14) nand2_su55(w85,w27,w24);
xor #(15) xor2_su56(w86,w20,w26);
xor #(15) xor2_su57(out6,w86,w87);
nand #(14) nand2_su58(w88,w26,w20);
nand #(14) nand2_su59(w89,w20,w87);
nand #(14) nand2_su60(w90,w26,w87);
nand #(14) nand2_su61(w91,w24,w84);
nand #(14) nand2_su62(w92,w27,w84);
nand #(35) nand3_su63(w93,w85,w91,w92);
xor #(15) xor2_su64(out2,w22,vss);
and #(36) and2_su65(w84,vss,w22);
xor #(15) xor2_su66(w94,w25,w28);
xor #(15) xor2_su67(out4,w94,w93);
nand #(14) nand2_su68(w95,w28,w25);
nand #(14) nand2_su69(w96,w25,w93);
nand #(14) nand2_su70(w97,w28,w93);
nand #(35) nand3_su71(w98,w95,w96,w97);
nand #(14) nand3_su72(out7,w88,w89,w90);
nand #(35) nand3_su73(w87,w99,w100,w101);
nand #(14) nand2_su74(w101,w29,w98);
nand #(14) nand2_su75(w100,w21,w98);
nand #(14) nand2_su76(w99,w29,w21);
xor #(15) xor2_su77(out5,w102,w98);
xor #(15) xor2_su78(w102,w21,w29);
endmodule

// Simulation parameters in Verilog Format
always
#1000 B1=~B1;
#2000 B3=~B3;
#4000 B2=~B2;
#8000 B0=~B0;
#16000 A0=~A0;
#32000 A2=~A2;
#64000 A3=~A3;
#128000 A1=~A1;

// Simulation parameters
// B1 CLK 10 10
// B3 CLK 20 20
// B2 CLK 40 40
// B0 CLK 80 80
// A0 CLK 160 160
// A2 CLK 320 320
// A3 CLK 640 640
// A1 CLK 1280 1280