K U R S
Kolorowy wyświetlacz graficzny
z telefonu Siemens S65/M65
z kontrolerem Hitachi HD66773,
część 2
Nowoczesny sprzęt elektroniczny ne natychmiast po ich odebraniu, indeksu in-
dlatego możliwy jest zapis sekwen- strukcji (od
oferuje szerokie możliwości
cyjny, bez uwzględniania czasów R 0 0 h d o
interakcji człowiek procesor.
potrzebnych na ich wykonywanie. R3Bh).
Jest to możliwe dzięki
WyjÄ…tkiem jest tu sekwencja star- S t a t u s
towa wykonywana podczas inicjali- read (SR)  zwraca 8 bitowÄ… licz-
stałemu powiększaniu oferty
zacji wyświetlacza oraz sekwencja bę (L7...0) będącą numerem drivera
na wyświetlacze graficzne.
włączenia wyświetlacza, gdzie nale- rzędu, który jest w danej chwili od-
Jednak ich nadal dość
ży przestrzegać odstępów czasowych świeżany na wyświetlaczu.
wysokie ceny sprawiają, pomiędzy jej kolejnymi etapami, Oscillation start (R00h)  słu-
aby dać czas obwodom zasilania ży do zerowania wewnętrznego
że amatorzy coraz częściej
na ustabilizowanie swojej pracy. oscylatora wykorzystywanego przez
szukają podzespołów z odzysku.
W tab. 2 przedstawiono wykaz kontroler wyświetlacza przy wyj-
Szczególną popularnością cieszą
wszystkich instrukcji. Te z nich, któ- ściu z trybu czuwania (standby).
re posiadają swój indeks służą do Po wykonaniu tej instrukcji należy
się wyświetlacze z telefonów
zapisu danych w rejestrach kontrol- odczekać przynajmniej 10 ms na
komórkowych.
nych. Jest on podany w formie szes- ustabilizowanie siÄ™ oscylacji, zanim
nastkowej (np. instrukcja Entry mode zostanie wysłana kolejna instrukcja.
W pierwszej części artykułu po- posiada indeks R05h). W celu zapisa- Przy odczycie zwracany jest device
znaliśmy zasadę obsługi kolorowego nia danych do rejestrów kontrolnych code równy 0773h.
wyświetlacza graficznego z telefonu lub pamięci GRAM, najpierw należy Driver output control (R01h)
Siemens S65/M65 od strony sprzę- ustawić indeks instrukcji za pomo-  bity SM, GS oraz SS definiują
towej. Teraz skrótowo przedstawimy cą komendy Index, czyli wysłać bajt sposób podłączenia matrycy LCD
listę poleceń obsługiwanych przez startowy z bitami RS i R/W równymi do kontrolera. Zmieniając bit GS
sterownik HD66773, a w następ- 0, a następnie kolejne 2 bajty, w któ- możemy odbić wyświetlany ob-
nej części przedstawimy algorytmy rych bajt  wysoki może być dowol- raz w pionie, zmieniając bit SS
funkcji obsługujących wyświetlacz ny, a bajt  niski ma zawierać indeks w poziomie. Bit SM zmienia ko-
od strony programowej. instrukcji wykorzystywanej podczas lejność odświeżania rzędów ma-
zapisywania danego rejestru kontro- trycy w specyficzny sposób opi-
Instrukcje obsługiwane przez lnego lub pamięci GRAM. Następ- sany w dokumentacji kontrolera
sterownik HD66773 nie wysyłając ponownie bajt starto- HD66773,
Wyróżnia się następujące katego- wy z bitem RS równym 1, możemy  bity NL4...0 określają liczbę linii
rie instrukcji: dokonać wpisu do danego rejestru matrycy LCD.
 ustawienie indeksu, kontrolnego lub pamięci GRAM LCD drive AC control (R02h)
 odczyt statusu, w kolejnych przesyłanych bajtach.  bity FLD1...0 przy odświeżaniu
 kontrola wyświetlacza, Przykładowo: chcąc zapisać do pa- z przeplotem określają, co ile ko-
 zarządzanie energią, mięci GRAM jeden piksel o kolorze lejnych rzędów ma następować
 przetwarzanie danych graficz- czerwonym, najpierw należy ustawić odświeżanie,
nych, sygnał CS w stan niski i wysłać bajt  bit B/C, gdy jest wyzerowany
 ustawienie adresu pamięci startowy=01110100 odpowiadający ( 0 ) oznacza, że polaryzacja
GRAM, instrukcji Index. Następnie trzeba sygnałów sterujących wyświetla-
 zapis i odczyt danych z pamięci wysłać 2 bajty: 00h oraz 22h, dzię- czem jest zmieniana co każdą
GRAM, ki czemu zostanie ustawiony rejestr ramkę obrazu, gdy jest równy
 ustawienie korekcji gamma. indeksowy na instrukcjÄ™ RAM data  1 polaryzacja jest zmienia-
Większość tych instrukcji służy write (o indeksie instrukcji R22h), na co konkretną liczbę rzędów
do zapisania danych w rejestrach po czym należy ponownie wysłać określoną przez bity EOR oraz
kontrolnych przechowujących aktu- bajt startowy=01110110, a po nim 2 NW5...0. Przy niektórych typach
alną konfigurację wyświetlacza lub bajty koloru czerwonego  F8h oraz matryc LCD częstsza zmiana
pamięci GRAM. Każdorazowy zapis 00h. Transmisję kończy przełączenie polaryzacji poprawia jakość wy-
pixela do pamięci GRAM powoduje sygnału CS w stan wysoki. świetlanego obrazu,
automatyczną inkrementację adresu. Index (IR)  służy do ustawie-  bit EOR, gdy ustawione są bity
Wszystkie instrukcje są wykonywa- nia aktualnego 7 bitowego (ID6...0) B/C=1 oraz EOR=1, sygnał pa-
Elektronika Praktyczna 11/2007
100
K U R S
 bit SLP, gdy jest ustawiony ( 1 ),
kontroler wchodzi w stan uśpie-
nia (sleep). Wszystkie operacje
sÄ… wstrzymane z wyjÄ…tkiem pra-
cy wewnętrznego oscylatora RC
kontrolera. Podczas stanu uśpie-
nia nie można zmieniać zawar-
tości pamięci GRAM oraz innych
rejestrów kontrolnych. Sekwencję
wejścia i wyjścia ze stanu uśpie-
nia pokazano na rys. 7,
 bit STB, gdy jest ustawiony
( 1 ), kontroler wchodzi w stan
czuwania (standby). Wszystkie
operacje są wstrzymane włącznie
Rys. 7. Sekwencja wejścia i wyjścia z pracą wewnętrznego oscylatora
ze stanu uśpienia RC. Mogą być wykonane tylko
następujące instrukcje: wyjście ze
rzystej/nieparzystej ramki oraz stanu czuwania (STB=0) oraz re-
sygnał zmiany polaryzacji co Rys. 8. Sekwencja wejścia i wyjścia start oscylatora (Oscillation start).
konkretną liczbę rzędów są pod- ze stanu czuwania Podczas stanu czuwania zawar-
dawane operacji logicznej EXOR tość pamięci GRAM oraz reje-
i dopiero ten sygnał jest użyty czania jest większa, tym jakość strów kontrolnych może zostać
do sterowania wyświetlaczem, obrazu staje się lepsza, jednak utracona, więc po wyjściu z nie-
dzięki czemu z sygnału sterujące- rośnie pobór energii, go należy je ponownie ustawić.
go usuwana jest składowa stała,  bity AP2...0 określają prąd pobie- Sekwencja wejścia i wyjścia ze
 bity NW5...0 określają, co ile rany z wyjścia wzmacniacza ope- stanu czuwania jest pokazana na
rzędów ma być zmieniana pola- racyjnego użyty do zasilania prze- rys. 8.
ryzacja sygnałów sterujących wy- twornic napięcia. Im prąd ten jest Power control 2 (R04h)
świetlaczem w przypadku usta- większy, tym lepsza jest jakość  bit CAD ustawia konfigurację
wienia bitu B/C=1. wyświetlanego obrazu, ale zużycie kondensatora retencyjnego matry-
Power control 1 (R03h) energii jest większe. Ustawienie cy TFT. CAD=0 dla Cst, CAD=1
 bity BT2...0 określają ile razy ma AP2...0=000 wyłącza wzmacniacz dla Cadd.
być podnoszone napięcie w prze- operacyjny oraz układy przetwor- Entry Mode (R05h)
twornicach napięcia wbudowa- nic napięcia (przydatne w przy-  bit DIT, gdy jest ustawiony
nych w kontroler LCD. Im mniej- padku, gdy nie jest wyświetlany ( 1 ), oznacza, że włączony jest
sza krotność podnoszenia, tym żaden obraz, dzięki czemu redu- tryb hart ditheringu konwertują-
mniejszy pobór energii. Vci1 oraz kowane jest zużycie energii), cy kolor 18 bitowy na 16 bito-
Vci2 są wejściami prze-
twornic napięcia, napię-
cie DDVDH pojawia siÄ™
na wyjściu pierwszej
przetwornicy, a napięcie
VGH na wyjściu dru-
giej. Wejście pierwszej
przetwornicy Vci1 jest
podłączone do wyjścia
wewnętrznego z
ródła
napięcia odniesienia
(VciOUT), a jej wyjście
jest połączone z wej-
ściem drugiej, więc na-
pięcie VGH jest gene-
rowane przez obydwie
przetwornice. Napięcie
DDVDH powinno być
w granicach 4,5...5,5 V
i VGH 9...16,5 V,
 bity DC2...0 służą do
określenia częstotliwo-
ści przełączania prze-
twornic wbudowanych
w kontroler LCD. Im
częstotliwość przełą- Rys. 9. Sposoby auto-inkrementacji adresu pamięci GRAM
Elektronika Praktyczna 11/2007
101
K U R S
Tab. 2. Wykaz instrukcji kontrolera HD66773
Bajt wysoki
Indeks
Nazwa instrukcji RS R/W
instrukcji
bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1
R Index 0 0 - - - - - - -
Status read 0 1 L7...0
SR
R00h
Oscillation start 1 0       
Device code read 1 1 0 0 0 0 0 1 1
R01h Driver output control 1 0 0 0 0 0 0 SM GS
R02h LCD drive AC control 1 0 0 0 0 0 FLD1 FLD0 B/C
R03h Power control 1 1 0 0 0 0 0 0 BT2 BT1
R04h Power control 2 1 0 CAD 0 0 0 0 0 0
R05h Entry mode 1 0 DIT 0 0 BGR 0 0 HWM
R06h Compare register 1 0 CP15...8
R07h Display control 1 0 0 0 0 PT1 PT0 VLEII VLEI
R0Bh Frame cycle control 1 0 NO1 NO0 SDT1 SDT0 EQ1 EQ0 DIV1
R0Ch Power control 3 1 0 0 0 0 0 0 0 0
0
R0Dh Power control 4 1 0 0 0 0
VRL3...0
R0Eh Power control 5 1 0 0 0 VCOMG VDV4...0
R0Fh Gate scan starting position 1 0 0 0 0 0 0 0 0
R11h Vertical scroll control 1 0 0 0 0 0 0 0 0
R14h First screen drive position 1 0 SEI7...0
R15h Second screen drive position 1 0 SEII7...0
R16h Horizontal RAM address position 1 0 HEA7...0
R17h Vertical RAM address position 1 0 VEA7...0
R20h RAM write data mask 1 0 WM15...8
RAM address set 1 0 AD15...8
R21h
R22h
RAM write data 1 0 WD15...8
RAM read data 1 1 RD15...8
R30h Gamma control 1 1 0 0 0 0 0 0 PKP12 PKP11
R31h Gamma control 2 1 0 0 0 0 0 0 PKP32 PKP31
R32h Gamma control 3 1 0 0 0 0 0 0 PKP52 PKP51
R33h Gamma control 4 1 0 0 0 0 0 0 PRP12 PRP11
R34h Gamma control 5 1 0 0 0 0 0 0 PKN12 PKN11
R35h Gamma control 6 1 0 0 0 0 0 0 PKN32 PKN31
R36h Gamma control 7 1 0 0 0 0 0 0 PKN52 PKN51
R37h Gamma control 8 1 0 0 0 0 0 0 PRN12 PRN11
R3Ah Gamma control 9 1 0 0 0 0 VRP14 VRP13 VRP12 VRP11
R3Bh Gamma control 10 1 0 0 0 0 VRN14 VRN13 VRN12 VRN11
wy. Użyteczny tylko w przypad- zapisie danych do pamięci cja ta dotyczy ekranu drugiego.
ku interfejsu 18/9 bitowego, GRAM. PÅ‚ynne przewijanie obydwu ekra-
 bit BGR, gdy jest ustawiony Compare register (R06h) nów jednocześnie nie jest moż-
( 1 ), oznacza, że zamieniana  bity CP15...0 tworzą rejestr, któ- liwe i ustawienie VLEI=1 oraz
jest kolejność kolorów piksela ry jest używany w przypadku VLEII=1 jest wyłączone,
z RGB na BGR, warunkowego zapisu do pamiÄ™-  bit SPT, gdy jest ustawiony
 bit HWM włącza szybki zapis ci GRAM określonego przez bity ( 1 ), włączony jest podział ma-
do pamięci GRAM w trybie burst. LG2...0. trycy LCD na dwa ekrany,
W tym trybie zapis do pamięci Display control (R07h)  bity GON, DTE, D1 oraz D0
GRAM następuje dopiero po ode-  bity PT1...0 przy podziale ma- sterują włączeniem lub wyłącze-
braniu 4 słów danych odpowiada- trycy na dwa ekrany określają niem matrycy LCD i obwodów
jących 4 pikselom. Tryb szybkiego jak ma być sterowany obszar, nią sterujących i muszą być
zapisu zostanie omówiony dokład- który nie jest objęty żadnym zmieniane w odpowiedniej kolej-
niej w dalszej części artykułu, z dwóch ekranów. Ustawienie to ności. Sekwencję włączenia i wy-
 bity I/D1...0 oraz bit AM okre- dobiera się w zależności od cha- łączenia pokazano na rys. 10.
ślają kierunek auto inkrementacji rakterystyki matrycy LCD, Pomiędzy pewnymi etapami tych
adresu pamięci GRAM zgodnie  bity VLEI i VLEII, gdy bit VLEI sekwencji należy odczekać czas
z rys. 9. jest ustawiony ( 1 ), funkcja płyn- potrzebny na odświeżenie 2 lub
 bity LG2...0 określają operację nego przewijania dotyczy ekranu więcej pełnych ramek obrazu
jaka ma być wykonana przy pierwszego, a gdy VLEII=1, funk- wyświetlacza,
Elektronika Praktyczna 11/2007
102
K U R S
jedynczego rzędu matrycy LCD
Bajt niski i służą do regulacji częstotliwo-
ści odświeżania całego ekranu
bit 1 bit 0 bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0
zgodnie ze wzorem:
- - - ID6...0
0 0 0 0 0 0 0 0
fosc
         1 f =
CPR Å" DIV Å"(NL + 8)
1 1 0 1 1 1 0 0 1 1
0
GS SS 0 0
gdzie:
NL4...0
f  częstotliwość odświeżania
B/C EOR 0 0 NW5...0
ekranu LCD (w Hz),
BT1 BT0 DC2 DC1 DC0 AP2 AP1 AP0 SLP STB
f  częstotliwość drgań oscyla-
osc
0 0 0 0 0 0 0 0 0 0
tora kontrolera HD66773,
HWM 0 0 0 I/D1 I/D0 AM LG2 LG1 LG0
CPR  liczba cykli zegarowych
CP7...0
na 1 rzÄ…d (od 16 do 31),
VLEI SPT 0 0 GON DTE CL REV D1 D0
DIV  stosunek podziału oscylato-
DIV1 DIV0 0 0 0 0 RTN3 RTN2 RTN1 RTN0
ra kontrolera HD66773 (od 1 do 8),
0 0 0 0 0 0 0 VC2 VC1 VC0
NL  liczba sterowanych linii
0 PON
wyświetlacza.
0 0 0
L3...0 VRH3...0
Power control 3 (R0Ch)
0 0 0 VCM4...0
 bity VC2...0 służą do regula-
0 0 0 0 0 SCN4...0
cji napięcia wyjściowego z
ródła
0 0 VL7...0
napięcia odniesienia VciOUT
SSI7...0 dla napięć VREG1OUT, VRE-
SSII7...0 G2OUT oraz Vci1. Ustawienie
VC2...0=111 wyłącza z
ródło na-
HSA7...0
pięcia odniesienia.
VSA7...0
Power control 4 (R0Dh)
WM7...0
 bity VRL3...0 służą do ustawie-
AD7...0
nia wzmocnienia napięcia VRE-
WD7...0
G2OUT. Napięcie to jest użyte
RD7...0
jako napięcie odniesienia w trak-
PKP11 PKP10 0 0 0 0 0 PKP02 PKP01 PKP00
cie generowania sygnału VGOFF.
PKP31 PKP30 0 0 0 0 0 PKP22 PKP21 PKP20
Powinno być ono mniejsze od
PKP51 PKP50 0 0 0 0 0 PKP42 PKP41 PKP40
 5 V, ale przynajmniej o 0,5 V
PRP11 PRP10 0 0 0 0 0 PRP02 PRP01 PRP00
większe od napięcia VGL (napię-
PKN11 PKN10 0 0 0 0 0 PKN02 PKN01 PKN00
cie VGL jest generowane poprzez
PKN31 PKN30 0 0 0 0 0 PKN22 PKN21 PKN20
odwrócenie napięcia VGH),
PKN51 PKN50 0 0 0 0 0 PKN42 PKN41 PKN40  bit PON włącza przetwornicę
PRN11 PRN10 0 0 0 0 0 PRN02 PRN01 PRN00 napięcia nr 3, która odwraca
napięcie VGH na napięcie VGL,
VRP11 VRP10 0 0 0 0 VRP03 VRP02 VRP01 VRP00
 bity VRH3...0 służą do ustawie-
VRN11 VRN10 0 0 0 0 VRN03 VRN02 VRN01 VRN00
nia wzmocnienia napięcia VRE-
G1OUT. Napięcie to jest użyte
 bit CL, gdy jest ustawiony ( 1 )  bity SDT1...0 ustawiają opóz
nie- jako napięcie odniesienia dla ge-
kontroler pracuje w trybie 8 ko- nie pomiędzy zboczem opadają- neratora napięć odcieni szarości.
lorowym. Tryb 8 kolorowy zosta- cym sygnału wybierania rzędu, Powinno być ono większe od
nie omówiony w dalszej części a początkiem sygnału sterującego 3 V, ale przynajmniej o 0,5 V
artykułu, kolumnami matrycy LCD, mniejsze od napięcia DDVDH.
 bit REV służy do odwrócenia  bity EQ1...0 ustawiają długość Power control 5 (R0Eh)
kolorów matrycy LCD. Dzięki okresu equalizacji. Equalizacja  bit VCOMG, gdy jest usta-
niemu możliwy jest wybór po- jest możliwa tylko wtedy, gdy wiony ( 1 ), napięcie VCOML
między dwoma typami matryc: napięcie VCOML jest większe może osiągać ujemną wartość
normalnie białą i normalnie od 0 V. W przeciwnym wypadku ( 5 V). Gdy VCOMG=0, na-
czarną. należy ustawić EQ1...0=00, pięcie VCOML=0 V i wyłącza-
Frame cycle control (R0Bh)  bity DIV1...0 określają stosunek ny jest wzmacniacz napięcia
 bity NO1...0 ustawiają czas trwa- podziału częstotliwości f we- ujemnego, dzięki czemu pobór
osc
nia odstępu pomiędzy sygnała- wnętrznego oscylatora kontrolera prądu jest mniejszy, ponad-
mi wybierania dwóch kolejnych HD66773. Wewnętrzne operacje to ustawienia bitów VDV4...0
rzędów matrycy LCD. Jest on kontrolera są wykonywane z czę- są pomijane. W tym przypadku
określony w cyklach zegarowych stotliwością ustawianą przez te amplituda VCOM/VGOFF musi
kontrolera HD66773 pomiędzy bity. być regulowana za pomocą na-
zboczem opadającym jednego,  bity RTN3...0 ustawiają czas pięcia VCOMH używając bitów
a narastającym drugiego sygnału, trwania impulsu wybierania po- VCM4...0,
Elektronika Praktyczna 11/2007
103
K U R S
G1OUT i VCOMR kontrolera
HD66773. Napięcie to powin-
no być większe od 3 V.
Gate scan starting position
(R0Fh)
 bity SCN4...0 określają, od
którego drivera rzędu zaczy-
na siÄ™ pierwsza linia matry-
cy LCD. Należy uważać, żeby
nie ustawić pozycji końcowej
odświeżania matrycy poza
rzędem 176.
Vertical scroll control
(R11h)
 bity VL7...0 określają o ile
rzędów ma być przewinięty Rys. 11. Okno dostępu do pamięci
ekran funkcji płynnego prze- GRAM
wijania. Po rzędzie 176, wy-
świetlanie jest kontynuowane  bity VSA7...0 oraz VEA7...0
od pierwszego rzędu. Usta- określają w pionie pozycję star-
wienie tych bitów jest pra- tową i końcową okna dostępu
widłowe tylko w przypadku, do pamięci GRAM. Ustawienia
gdy funkcja płynnego przewi- te działają analogicznie do usta-
jania jest włączona (VLEI=1 wień bitów HSA7...0 oraz HE-
lub VLEII=1). A7...0. Idea okna dostępu do
First screen drive position pamięci GRAM jest przedstawio-
(R14h) na na rys. 11.
 bity SSI7...0 służą do usta- RAM write data mask (R20h)
wienia pozycji poczÄ…tkowej  bity WM15...0 przy wpisywaniu
pierwszego ekranu, danych do pamięci GRAM ma-
 bity SEI7...0 służą do usta- skują wpisywane dane. Przykła-
wienia pozycji końcowej dowo: jeśli bit WM15=1, a po-
pierwszego ekranu. Pozycja zostałe WM14...0=0, oznacza
ta jest podawana w posta- to, że bit WD15 z rejestru RAM
ci nr rzędu minus 1. Czy- write data nie jest wpisywany
li ustawienie SSI7...0=07h do pamięci GRAM, a pozostałe
i SEI7...0=10h oznacza, że bity WD14...0 są wpisywane.
pierwszy ekran będzie wy- RAM address set (R21h)
świetlany od 8 do 17 rzędu.  bity AD15...0 ustawiają we-
Second screen drive posi- wnętrzny licznik adresu pamię-
tion (R15h) ci GRAM. Po wpisaniu danych
 bity SSII7...0 służą do usta- licznik ten jest automatycz-
wienia pozycji poczÄ…tkowej nie inkrementowany zgodnie
drugiego ekranu, z ustawieniami bitów AM oraz
 bity SEII7...0 służą do usta- I/D1...0.
wienia pozycji końcowej dru- RAM write data (R22h)
giego ekranu. Ustawienia te  bity WD15...0 tworzą rejestr słu-
działają analogicznie do usta- żący do wpisywania danych do
Rys. 10. Sekwencja włączenia i wyłączenia wień pierwszego ekranu. pamięci GRAM. Pięć najbardziej
wyświetlacza Horizontal RAM address znaczących bitów odpowiada za
position (R16h) kolor czerwony, kolejne sześć za
 bity VDV4...0 ustawiają wzmoc-  bity HSA7...0 oraz HEA7...0 zielony, a ostatnie pięć najmniej
nienie amplitud napięć VCOM określają w poziomie pozycję znaczących bitów za kolor nie-
oraz VGOFF. Gdy VCOM=0 startową i końcową okna dostępu bieski.
ustawienie tych bitów jest igno- do pamięci GRAM. Dane mogą RAM write read (R22h)
rowane. Amplituda ta powinna być wpisywane do pamięci tyl-  bity RD15...0 tworzą rejestr słu-
mieć wartość <=6 V, ko od adresu określonego przez żący do odczytu danych z pa-
 bity VCM4...0 ustawiają napięcie HSA7...0 do adresu określonego mięci GRAM. Niestety w oma-
VCOMH. Gdy VCM4...0=11111, przez HEA7...0. Auto inkremen- wianym wyświetlaczu z telefonu
wyłączona jest wewnętrzna re- tacja adresu odbywa się także Siemens nie ma możliwości od-
gulacja i możliwa jest zmiana tylko w obrębie określonego okna czytu danych z pamięci GRAM.
napięcia VCOMH za pomocą ze- dostępu. Sebastian Gremba
wnętrznego potencjometru wpię- Vertical RAM address position [e-mail]
tego pomiędzy końcówki VRE- (R17h)
Elektronika Praktyczna 11/2007
104