Nr ćw.	Temat ćwiczenia	Data	Ocena	Podpis
16.	Badanie parametrów elektrycznych cyfrowych układów TTL i MOS

1. Scharakteryzować system cyfrowy TTL i CMOS.

2. Omówić parametry systemu TTL w wersji :

1. standard UCY 74…

2. szybkie UCY 74H…

3. małej mocy UCY 74L…

4. bardzo szybkie UCY 74S…

5. bardzo szybkie małej mocy UCY 74LS…

3. Omówić parametry systemu MOS w wersji :

1. MOS

2. CMOS

4. Podać wewnętrzny schemat bramki TTL NAND z napięciami i rozpływem prądów w stanie :

1. włączenia

2. wyłączenia

5. Zestawić układy pomiarowe do zdejmowania charakterystyk :

1. przejściowej U_WY = f(U_WE) oraz I_ZAS = f(U_WE) dla TTL - U_ZAS = 5 V;

MOS - U_ZAS = 5 V

MOS - U_ZAS = 15 V

2. wejściowej I_WE = f(U_WE) dla TTL przy U_ZAS = 5 V

6. Otrzymane wyniki przedstawić w postaci wykresów.

7. Omówić rodzaje układów wyjściowych bramek TTL i MOS.

8. Podać własne wnioski.

9. Podać wykaz przyrządów.

System cyfrowy TTL i MOS.

System cyfrowy TTL (Transistor - Transistor Logic) jest oparty całkowicie w swej budowie na tranzystorach bipolarnych. Podstawową bramką tego systemu jest bramka NAND, której schemat wewnętrzny znajduje się dalej w sprawozdaniu. TTL jest ogólną nazwą techniki wykonywania układów w oparciu o tranzystory bipolarne. Wyróżniamy w niej dopiero :

• właściwą serię TTL

• ECL

• I²L

Serie układów TTL :

L - małej mocy

H - zwiększonej szybkości

S - seria Schottky'ego (bardzo szybka)

LS - seria Schottky'ego o małym poborze mocy

F - seria szybka

ALS - ulepszona Schottky'ego

AS - ulepszona Schottky'ego (najszybsza)

System cyfrowy MOS (jak sama nazwa wskazuje) opiera się w swej technice na tranzystorach MOSFET. Pojawił się on nieco później od TTL i powstał w odpowiedzi na żądania zmniejszenia poboru mocy przez układy. Tranzystor MOS posiada olbrzymią rezystancję wejściową, dzięki czemu pobór mocy jest o wiele mniejszy niż w układach z tranzystorami bipolarnymi. Ponadto gęstość upakowania jest większa (w wersjach scalonych tranzystory MOS nie wymagają warstw izolacyjnych - wysp, które muszą występować w bipolarnych - co oznacza możliwość większej miniaturyzacji układu). Wyróżniamy techniki MOS :

• NMOS

• PMOS

• CMOS (Complementary MOS)

Technika NMOS opiera się na tranzystorach z kanałem n, a PMOS - z kanałem p. układy PMOS zostały jednak wyparte, gdyż mają nierewelacyjne parametry w porównaniu z innymi technikami. Zostały układy NMOS, jednak przyszłość należy do układów CMOS. Elementarny układ CMOS składa się zawsze z par komplementarnych (stąd jego nazwa) tranzystorów z kanałem p i tranzystorów z kanałem n. W ten sposób zawsze jedne tranzystor będzie zatkany, natomiast drugi będzie przewodził. Układy CMOS odznaczają się od układów MOS dodatkowymi właściwościami min. bardzo szerokim zakresem napięć zasilających (od 3 do 18 V). Moc pobierana w stanach spoczynkowych jest znikomo mała, rzędu pojedynczych nW. Moc ta głównie jest tracona podczas przełączania układu, a więc wolniejsze układy CMOS mogą pracować np. przy zasilaniu bateryjnym przez długi okres czasu, pobierając w stanie spoczynku pomijalnie mały prąd. Układy CMOS są ponadto bardziej odporne na zakłócenia. Stąd w prostych układach amatorskich, zasilanych bateryjnie stosuje się niemal wyłącznie układy CMOS.

Serie układów MOS :

HC - układy szybkie

HCT - szybkie układy kompatybilne z TTL

AC - szybkie układy CMOS

ACT - szybkie układy CMOS kompatybilne z układami TTL

Typowe wartości parametrów różnych serii układów TTL i CMOS :

	TTL							CMOS
	Stand.	L	H	LS	ALS	S	FAST	HCT	HC	ACT	AC	4XXX
Czas propagacji [ns]	10	33	6	9	7	3	3	8	9	5	5	40
fmax [MHz]	25	3	50	35	45	100	125	45	45	160	160	8
Pobór mocy (spoczynek) [mW]	10	1	20	2	1,2	25	4	0,003	0,003	0,003	0,003	0,006
Pobór mocy (przy 1 MHz) [mW]	10	1	20	2	1,2	25	4	0,6	0,6	0,8	0,8	0,4
Zakres UZAS [V]	4,8-5,2	4,8-5,2	4,8-5,2	4,8-5,2	4,8-5,2	4,8-5,2	4,8-5,2	4,5-5,5	2-6	4,5-5,5	3-5,5	3-18
I w stanie L [mA]	16	3,6	20	8	8	20	20	4	4	24	25	1
I w stanie H [mA]	1,6	0,18	2	0,4	0,4	2	0,6	<0,001	<0,001	<0,001	<0,001	<0,001

Parametry układu UCY 7400N :

-I_Lmax 1,6 mA

I_IHmax 40 

I_OH 18…55 mA

I_CCL 22 mA

I_CCH 8 mA

Obciążalność 10

t_PHL 15 ns

t_PLH 22 ns

I_Olmax 16 mA

Schemat wewnętrzny bramki NAND wersji standardowej (7400N) :

Bramka TTL NAND w stanie H (bramka wyłączona)

Gdy przynajmniej jedno z wejść bramki znajduje się w stanie niskim to z wejścia bramki wypływa prąd o wartości typowej 1 mA (I_Ilmax = -1,6 mA). Prąd ten wpływa do elementu, z którego jest sterowana bramka. Tranzystor T1 znajduje się w stanie nasycenia. Na bazie tranzystora T2 występuje więc napięcie będące sumą napięcia wejściowego i napięcia nasycenia tranzystora T1. Jest ono na pewno mniejsze od 1 V. Napięcie to wystarcza, aby wprowadzić T2 w stan pracy aktywnej, ale jednocześnie zbyt małe, aby wysterować również T4 (skoro jest mniejsze od 1 V to nie może spolaryzować dwóch złącz krzemowych). Praca aktywna tranzystora T2 sprawia, że napięcie na jego kolektorze, czyli na bazie T3 spada, co zmniejsza wysterowanie tranzystora T3, a w rezultacie do obniżenia napięcia wyjściowego. Jednak napięcie wyjściowe jest nadal większe od 2,4 V, czyli bramka jest w stanie wysokim. Dla typowych wartości napięcia przynajmniej na jednym z wejść w stanie L (< 0,4 V), napięcie na bazie T3 jest wysokie i prawie równe napięciu zasilania, co zapewnia dobre wysterowanie tranzystora T3. Tranzystor T3 jest w stanie aktywnym (przewodzenia) i na wyjściu bramki ustala się napięcie, którego typowa wartość wynosi ok. 3,6 V.

Uproszczona do granic absurdu zasada działania jest następująca. Jeżeli jedno z wejść jest w stanie L, to tranzystor T1 jest w stanie nasycenia. Tranzystor T2 nie przewodzi, więc zablokowany jest również tranzystor T4. Skoro T2 jest zatkany, to przewodzi T3. Napięcie wyjściowe jest więc równe napięciu zasilania pomniejszonemu o napięcie kolektor - emiter tranzystora T3 i spadek napięcia na diodzie D, co odpowiada jeszcze stanowi wysokiemu.

Bramka TTL NAND w stanie H (bramka wyłączona)

Jeżeli oba napięcia wejściowe spełniają warunki stanu H, to do bramki wpływa prąd o wartości nieco mniejszej od 40  . Jest to prąd kolektora tranzystora T1, który pracuje w stanie inwersyjnym. Jest on dlatego tak mały, ponieważ wzmocnienie prądowe w pracy inwersyjnej jest dużo mniejsze od wzmocnienia w pracy aktywnej normalnej. Złącze baza - emiter tranzystora T1 jest spolaryzowane zaporowo, a baza - kolektor przewodzi. Prąd o wartości już około 0,7 mA jest prądem bazy tranzystora T2, który zostaje nasycony. Nasycenie tranzystora T2 pociąga za sobą nasycenie również tranzystora T4, który jakoby „zwiera” wyjście bramki do masy. W rzeczywistości napięcie wyjściowe bramki jest równe napięciu kolektor - emiter tranzystora T4, co jednak podpada pod obszar stanu L. Tranzystor T3 nie przewodzi dzięki obecności diody D, która sprawia, że napięcie na kolektorze T2 nie wystarcza do spolaryzowanie jej i złącza BE tranzystora T3.

Podsumowując :

Bramka TTL NAND jest w stanie H, gdy : T1 jest nasycony, a T2 i T4 są w stanie zatkania.

Bramka jest w stanie niskim, jeśli T1 pracuje w stanie inwersyjnym, przewodzą T2 i T4, a T3 jest zatkany.

Schemat układu pomiarowego do zdejmowania charakterystyki przejściowej :

Schemat układu pomiarowego do zdejmowania charakterystyki wejściowej :

Badamy układy UCY 7400N oraz MCY 4011. Charakterystykę wejściową ściągamy jedynie dla układu 7400, bowiem dla układów MOS ze względu na bardzo małe prądy wejściowe jest ona pozbawiona sensu.

W układzie badaliśmy bramkę NAND pracującą jako NOT. Dopóki napięcie wejściowe było mniejsze od napięcia przełączania, na wyjściu bramki panował stan wysoki. Już widać było różnicę pomiędzy bramką TTL a MOS. W tej drugiej przełączanie było bardziej nagłe i szybsze - bardziej stroma ch-ka przejściowa w czasie przełączania. Ponadto stan wysoki w bramce MOS to ciągłe i prawie niezmienne napięcie +5 V. W bramce TTL napięcie wyjściowe w stanie H było równe niecałe 4 V i zawsze zmniejszało się ze wzrostem napięcia wejściowego. Tranzystory bipolarne potrzebują więcej czasu na przełączenie (nawet bardzo małe prądy baz wysterowywują tranzystory, ponadto dają sobie znać prądy zerowe, natomiast w tranzystorze MOSFET zatkanie kanału to kwestia przyłożenia odpowiedniego napięcia na bramkę i w zasadzie nic nie płynie). Początkowo w stanie H przewodzi tranzystor T1, aktywny jest T3, natomiast T2 oraz T4 są w stanie zatkania. Przełączenie bramki wymaga zmienienia polaryzacji T1 i odetkania T2 oraz T4. Tak więc wzrastające napięcie wejściowe musi wprowadzić T1 w stan pracy inwersyjnej, powoli zostają odtykane tranzystory T2 i T4, aż T4 zostanie nasycony i na jego kolektorze napięcie spadnie do wartości odpowiadającej stanowi niskiemu. Warto również zauważyć, że przez pewien czas przewodzą jednocześnie T3 i T4. Prąd zasilania jest wtedy praktycznie ograniczany tylko przez rezystor 130  i osiąga znaczne wartości (nawet do ponad 20 mA). Oczywiście w bramce MOS prąd ten był o dużo mniejszy i wystąpił mniejszy pik prądowy. Jak widać każdorazowemu przełączeniu bramki towarzyszy impulsowy (o względnie dużej amplitudzie) pobór prądu ze źródła. Stąd wynika kolejna prawidłowość - że wraz ze wzrostem częstotliwości pracy układu wzrasta pobierana przez niego moc. Następny wniosek jest taki, że gdy na wyjściu bramki jest stan niski, to pobór prądu jest większy, niż wtedy, gdy był stan wysoki. Po prostu w stanie L przewodzi tranzystor T4 i to właśnie on jest odpowiedzialny za zwiększenie prądu.

Nie sposób nie zauważyć wyższości układu CMOS nad TTL. Układ CMOS jest bardziej uniwersalny od TTL. Nie wymaga ściśle określonego napięcia zasilania (5 V ± 0,25 V), ale może pracować właściwie od 3 do 18 V i zawsze będzie się przełączał w pobliżu ½ U_CC. Efektem ubocznym jest zwiększanie się pobieranej mocy przy wzroście napięcia zasilania. Ale i tak jest bardziej ekonomiczny od TTL. Do wejść bramki CMOS praktycznie nie wpływają żadne prądy, co ma miejsce w TTL.

Układy wyjściowe bramek TTL i CMOS

Głównymi typami wyjść bramek są :

1. wyjścia przeciwsobne (totem pole)

2. OC - otwarty kolektor (Open Collector)

3. trójstanowe

W pierwszym z nich wbudowywuje się dodatkowy inwerter, aby otrzymać parę komplementarnych wyjść. Bramki z drugim typem wyjścia różnią się od standardowych brakiem tranzystora T3. Wtedy kolektor T4 „wisi” w powietrzu i dla prawidłowej pracy powinien być podciągnięty do zasilania za pomocą rezystora o odpowiedniej wartości. Wykorzystywane są do tworzenia połączeń szynowych, czyli do łączenia wielu wyjść bramek (zwierania ich) a potem sterowania powstałym w ten sposób tzw. iloczynem montażowym następnych układów.

Bramki z wyjściem trójstanowym posiadają dodatkowy możliwy stan na wyjściu - stan wysokiej impedancji. Bramka posiada dodatkowe wejście strobujące (zezwalające) i może działać normalnie wtedy i tylko wtedy, gdy to wejście jest aktywne. W przeciwnym razie układ jest jakby odcinany, stanowi „przerwę”, nie stanowi obciążenia innych układów, a stan wejść informacyjnych nie ma żadnego znaczenia - układ jakby „znika”. Wyjścia trójstanowe są stosowane głównie w systemach komputerowych, gdzie do wspólnej magistrali podłącza się wiele urządzeń. Prawidłowa praca systemu wymaga, aby w danej chwili tylko jedno (kilka) miało dostęp do szyny, a reszta układów przechodzi w stan wysokiej impedancji i nie wpływa na pracę systemu.

---