ELIU

Bramki cyfrowe

Michał Filip gr. 3P23P

Zespół 6

Charakterystyka przejściowa inwertera 74LS04 (0V ≤ U_IN ≤ 5V).

Z charakterystyki przejściowej inwertera 74LS04 wyznaczam:

• napięcie punktu T: U_T = 1,2V

• napięcie wyjściowe stanu wysokiego: U_OH = 3,7V

• napięcie wyjściowe stanu niskiego: U_OL = 0,4V

• margines zakłóceń dla stanu „1”: U_ZH = 1,2V - 0,85V = 0,35V

• margines zakłóceń dla stanu „0”: U_ZL = 1,3V - 1,2V = 0,1V

2. Charakterystyka przejściowa inwertera 74HCU04 (0V ≤ U_IN ≥ 5V).

Z charakterystyki przejściowej inwertera 74HCU04 wyznaczam:

• napięcie punktu T: U_T = 2,51V

• napięcie stanu wysokiego: U_H = 5V

• napięcie stanu niskiego: U_L = 13mV

• margines zakłóceń dla „1”: U_ZH = 2,51V - 2,04V = 0,47V

• margines zakłóceń dla „0”: U_ZL = 2,95V - 2,51V = 0,44V

Obie charakterystyki dołączone są na dodatkowej kartce.

3. Charakterystyki wyjściowe inwertera 74LS04.

Charakterystyka wyjściowa inwertera 74LS04 dla stanu „L” na wyjściu.

Charakterystyka wyjściowa inwertera 74LS04 dla stanu „H” na wyjściu.

0

Charakterystyki wyjściowe inwertera 74HCU04.

Charakterystyka wyjściowa inwertera 74HCU04 dla stanu „L” na wyjściu.

Charakterystyka wyjściowa inwertera 74HCU04 dla stanu „H” na wyjściu.

5. Przebiegi wejściowe i wyjściowe bramki NAND.

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 1.

Dla parametru MNTYMXDLY = 1 czasy opóźnień wynoszą odpowiednio:

• przy przejściu z „L” na „H”: t_dLH = 84,8ns - 80ns = 4,8ns

• przy przejściu z „H” na „L”: t_dHL = 62,3ns - 60ns = 2,3ns

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 2.

Dla parametru MNTYMXDLY = 2 czasy opóźnień wynoszą odpowiednio:

• przy przejściu z „L” na „H”: t_dLH = 91,4ns - 80ns = 11,4ns

• przy przejściu z „H” na „L”: t_dHL = 66,7ns - 60ns = 6,7ns

Przebiegi wejściowe i wyjściowy bramki dla MNTYMXDLY = 3.

Dla parametru MNTYMXDLY = 3 czasy opóźnień wynoszą odpowiednio:

• przy przejściu z „L” na „H”: t_dLH = 102,4ns - 80ns = 22,4ns

• przy przejściu z „H” na „L”: t_dHL = 74,7ns - 60ns = 14,7ns

Zmiana wartości parametru MNTYMXDLY pozwala wybrać jeden z trzech wariantów opóźnienia propagacji sygnału bramki. Wartość 1 oznacza opóźnienie minimalne, 2 - typowe,
3 - maksymalne.

Otrzymane wyniki czasów opóźnienia bramki NAND TTL przy trzech różnych wartościach parametru MNTYMXDLY odpowiadają czasom dla standardowej bramki NAND TTL. Podobne czasy uzyskałem dla bramki NOR TTL.

6. Procedura pomiaru uśrednionego czasu propagacji.

W celu zmierzenia uśrednionego czasu propagacji sygnału przez pojedynczy inwerter należy połączyć układ według rys.S3 w protokole. Następnie z oscyloskopu należy odczytać przesunięcie w czasie między impulsami podanymi z wyjść inwerterów I₁ i I₅ oznaczonych na wkładce jako „WY1” i „WY2”. Zmierzony czas to suma czasów opóźnień czterech ostatnich bramek: τ = 2(t_dHL + t_dLH)

Natomiast średni czas propagacji: t_pd = 0,5(t_dHL + t_dLH)

Uwzględniając czasy opóźnień otrzymujemy: t_pd = 0,25τ

Podczas pomiaru uśrednionego czasu propagacji metodą generacyjną w pętli pięciu inwerterów ustali się sygnał generowany o okresie: τ = 5(t_dHL + t_dLH)

Uwzględniając czasy opóźnień otrzymujemy: t_pd = 0,1τ

W wyniku symulacji otrzymałem sygnał generowany o okresie τ = 185ns, co po uwzględnieniu powyższych obliczeń daje t_pd = 18,5ns. Poszczególne czasy opóźnień dla inwerterów wynoszą odpowiednio t_dLH = 22ns i t_dHL = 15ns, co potwierdza przeprowadzone obliczenia.

Przebiegi generatora zbudowanego z pięciu inwerterów.

W pliku gen_cyf.cir znajduje się układ pięciu inwerterów połączonych w pętlę. Natychmiast po włączeniu zasilania układu na wejściach i wyjściach bramek ustalają się pewne napięcia, lecz niezależnie od tego po krótkim czasie układ zacznie generować sygnał. Niestety w symulacji komputerowej trzeba określić stan początkowy sygnału, gdyż w przeciwnym wypadku symulowany generator daje stan nieustalony (X). Do określenia stanu początkowego układu służy generator stymulujący. Przez czas 2ns podaje on na wejście inwertera I₁ stan niski „L”, co powoduje zainicjowanie układu, a następnie przechodzi w stan Z (tzw. stan wysokiej impedancji).

NAND.CIR

Aby obejrzeć kształt napięć wejściowych należało nieco zmodyfikować układ. Ponieważ po podłączeniu wejścia bramki do masy opornikiem o dużej rezystancji (100 kΩ) generator impulsów nie pracował tak, jak powinien, między wyjścia generatora impulsów a wejścia bramki należy włączyć inwertery 7404. Następnie węzły między inwerterami połączyć z masą opornikami o rezystancji 100 kΩ i można obejrzeć kształty napięć w węzłach 1,2,3 (z pominięciem opóźnień wnoszonych przez inwertery).

4.Zadania do opracowania.

1. Dlaczego w układzie, jak na rysunku 1 tranzystor T4 nie może być nasycony ?

Dla napięć wejściowych większych niż 1,2V tranzystor T2 jest zatkany, wobec tego tranzystor T4, którego baza połączona jest z emiterem tranzystora T2, również jest zatkany. Dla napięć wejściowych zawierających się w przedziale (od 0,8V do 1,2V) wszystkie tranzystory są aktywne (strefa przełączania). Dla napięć wejściowych mniejszych niż 0,8V tranzystor T2 jest aktywny, a tranzystor T4 może być albo aktywny, albo zatkany. Nie może być nasycony, ponieważ aby tranzystor mógł być nasycony, potencjał bazy tranzystora musiałby być większy niż potencjał kolektora. Ponieważ potencjały kolektorów obu tranzystorów są równe, a potencjał bazy tranzystora T4 mniejszy o ok. 0,7V od potencjału bazy tranzystora T2 wobec tego tranzystor T2 nie może być nasycony.

2.Dlaczego obwody zabezpieczające bramek CMOS wprowadzają dodatkowe opóźnienia?

Ponieważ obwody zabezpieczające bramek CMOS mają skończone pojemności powoduje to dodatkowe opóźnienia podczas pracy bramek.

---