0952

a₀ -

CLf ->-

Dekoder 1 2 4

"i/o

JK.

//?

Rys. 9.53. Układ logiczny demultipleksera

a₀ oi d_% y_t — a₀ Ol 4, ^2 ** o₀ Oi d, y₃ = a₀ a_t d

Rys. 9.52. Zasada działania demultipleksera

yo

Tablica 9.4. Scalone demultipleksery

Wyjścia	TTL	ECL	CMOS
16	74LS154		4514
8	74LS138	10162	74HC138
8	74ALS538^1*		* 40H138
2x4	74LS139	10172	74HC139
2x4	74ALS539^0		4555
0 Przełączana polaryzacja wyjścia.