272 273

272

8257 Programowalny kontroler DMA. W połączeniu z buforem 8212 układ ten zapewnia sterowanie czterema kanałami DMA. Po zaprogramowaniu przez fiP, układ 8257 może nadzorować transmisję bloków danyoh (do I6k) w obu kierunkach pomiędzy pamięcią RAM a Jednym z ozterooh urządzeń we/wy, bez dalszego angażowania procesora.

Wymienione programowalne układy pośredniczące mają wewnętrzne rejestry, do których przed właściwą pracą procśeor wpisuje rozkazami OUT niezbędna Informacje sterujące, precyzujące funkcję danego układu. 9 czasie programowania układowi przypisywany Jest Inny numer niż numery urządzać we/wy, które ten układ obsługuje* co-pozwala na. rozróżnianie fazy programowania od właściwej pracy.

Powróćmy do systemu przedstawionego na rys. 6.15* Zegar 8224 dostarcza do procesora impulsy zegarowaijM, 02 1 zapewnia właściwą synchronizację sygnałów RESET 1 READY. Układ'sterujący 8228 wzmacnia szynę danych oraz zapamiętuje statuę procesora pojawiający się na niej na początku każdego cyklu maszynowego. Wyjściem układu sterującego Jest szyna danych (dwa kierunki) oraz szyna sterująca, którą przesyłane są między innymi sygnały sterujące peunlęcią i układami interfejsu we/wy (zapis lub odczyt). Kierunkiem przepływu Informacji w szynie danych steruje więc p.P poprzez układ sterujący. Przepływ informacji szyną danych w różnych kierunkach pomiędzy procesorem a urządzeniami wskazywanymi przez szynę adresową realizowany Jest przez uaktywnienie wybranego nadajnika sygnału, podczas gdy pozostałe nadajniki znajdują się w stanie wysokiej impedancjl lub jednego wybranego odbiornika, podczas gdy pozostała nie reagują na otrzymany sygnał.

Rozpatrzmy działanie pK przy realizacji przykładowego fragmentu programu. Przypuśćmy, że w komórkach pamięci 0060H do 0062H znajdują się rozkazy MOV M,B oraz OUT 3, zaś w rejestrach H i Ł znajduje się liczba 03A7H oraz że ostatnio wykonany rozkaz posiadał adres 005FH.

Po wykonaniu ostatniego rozkazu poprzedzającego rozkaz MOV M,B stan licznika rozkazów wynosi 0060H 1 procesor rozpoczyna pierwszy cykl rozkazu MOV M,B (patrz rys, 6.16). Wtedy na szynę danych wysyłany zostaje status POBRANIE ROZKAZU, zaś na szynę adresową adres 0060H. Układ sterujący zapamiętuje ten status 1 pojawienie się sygnału DBIN powoduje, że na szynie sterującej pobudzona zostaje linia CZYTAJ Z PAMIĘCI (SESTR), która doprowadzona Jest do pamięci wymuszając odczyt. Powoduje to, że zawartość wskazanej przez adres komórki pamięci (ROM lub RAM) podana zostaje na szynę danych 1 dalej przez układ sterujący do procesora. Jeżeli wiemy,że pamięć nie reaguje dostatecznie szybko (znamy czas reakcji pamięci z danych katalogowych) 1 jej sygnał wyjściowy nie będzie Jeszcze stabilny w stanie T3 procesora, to do układu wstawiamy np. przerzutnik mono stabilny o czasie trwania impulsu większym od czasu reakcji pamięci, wyzwalany sygnałem ram, zaś wyjście przerzutnika podajemy na wejście RDYIH zegara, który na tej podstawie wytwarza sygnał READY dla j»P. Spowoduje to, że w każdym cyklu czytania z pamięci procesor po przejściu stanów Tl i T2 przejdzie do stanu TW (OCZEKIWANIE), gdzie będzie oczekiwał na pojawienie się sygnału READY.

2 73