Image229

Image229



Schemat logiczny dekady liczącej w kodzie 8421 przedstawiono na rys. 4.230. Maksymalna częstotliwość impulsów zliczanych przez dekadę wynosi 20 MHz.

Na rysunku 4.231 przedstawiono czterodekadowy licznik dziesiętny. Maksymalna częstotliwość impulsów zliczanych w liczniku wynosi:

/ =


1

(50 + 2*20)- 10"9s


= 11 MHz


u


Rys. 4.230. Dekada licząca w kodzie 8421

Dekada

Dekada

Dekada

Dekada

c Ucząca I

q licząca II

q licząca III

_ C licząca IV

Aj Bj Cf Dj

A2 B2 C2 D2

A3 B2 C3 27j

Aą Bj Cą Dą


Bi H

k—

A3

b3 ~


A A

—--V

n2——y

Rys. 4.231. Licznik o pojemności 104 — 1 zbudowany z dekad liczących

Czas ustalenia zawartości licznika wynosi 90 ns. Przy łączeniu dekad liczących w celu otrzymania licznika o dużej pojemności (większej niż 104—1), szybkość zliczania będzie jeszcze mniejsza.

Na rysunku 4.232 przedstawiono licznik dziesiętny o pojemności 108— 1. Maksymalna częstotliwość impulsów zliczanych wynosi dla tego licznika f ^ 9 MHz. Maksymalny czas ustalania zawartości licznika wynosi 90 ns.

Jeżeli funkcje przełączające poszczególne wejścia J, K zostaną zrealizowane w sposób następujący:

Ja = Z KA = Z JB = ADZ Kb = AZ Jc = ABZ Kc = ABZ JD = ABCZ Kd - AZ

to zmodyfikowana zostanie struktura logiczna dekady (rys. 4.233), a w konsekwencji sposób łączenia dekad w licznik o dużej pojemności (rys. 4.234).


Wyszukiwarka

Podobne podstrony:
Image303 Rys. 4.347. Schemat logiczny jednotetradowego sumatora w kodzie 8421 8
Image098 r Bramka LUB-NIE (NOR) oraz LUB (OR) Schemat elektryczny bramki LUB-NIE — 02 przedstawiono
2 (2708) ny schemat blokowy stabilizatora ze sprzężeniem zwrotnym przedstawiono na rys. 4.1 [2]. Rys
69851 P1050567 (2) Rys, 3. Schemat badanego układu. Przeprowadzimy analizę układu przedstawionego na
DSC01883 2 Schemat poglądowy i schemat elektryczny równoległego poj-czenia w przodku przedstawiono n
Image241 Rys. 4.254. Schemat logiczny dekady rewersyjnej liczącej w kodzie Johnsona Rys. 4.255. Sche
Image236 Rys. 4.245. Dekada licząca w kodzie 8421 z układem synchronicznego wpisywania
Image244 1 Rys. 4.257 Schemat logiczny rejestru liczącego mod.2rc—1Takt Rys. 4.258 Schemat logiczny
Image250 Schemat logiczny synchronicznego dwukierunkowego licznika dwójkowego (193) przedstawiono na
Image312 Schemat logiczny jednotetradowego sumatora w kodzie „+3” przedstawiono na rys. 4.357. Na ry

więcej podobnych podstron