A7

A7



77


Komunikacja procesora z innymi elementami architektury komputera

Rejestr stanu (Status Register)

bit 15

bit 14

bit 13

bit 12

bit 11

bit 10

bil 9

bil 8

bit 7

bit 6

bit 5

bit 4

bit 3

bit 2

bit 1

bil 0

bit 15

bit 14 bit 13 bit 12

bit 11 bity 10-9


bit 8


bit 7


bil 6


(Detected fanty Error) bit jest ustawiany, gdy urządzenie wykryło błąd parzystości (bit ten powinien być ustawiany niezależnie od tego, czy bil 6 w rejestrze komend jest ustawiony, czy nie);

(Signaied System Error) - bil nie musi być zaimplementowany w urządzeniach, które nie mogą wystawiać sygnału SERR. Bit jest ustawiany, gdy urządzenie wystaw iło sygnał -SERR;

(Rcceived Master Abort) bit zaimplementowany tylko w inicjatorach, jcsl ustawiany, gdy transmisja danych nie doszła do skutku w wyniku przekroczenia czasu przez urządzenie docelowe; (Received Target Abort) - bit zaimplementowany tylko w inicjatorach, jest ustawiany, gdy inicjator wykryje, że transakcja została przerwana przez urządzenie docelowe w wyniku błędu krytycznego ( wystawiony sygnał -STOP, brak sygnałów -TRDY i -UEVSEL);

(Signaied Target Abort) - bit ustaw iany przez urządzenie docelowe, które przerwało transmisję w wyniku błędu krytycznego (ustawiło sygnał —STOP i wycofało sygnały —TRDY i ~DEVSEL);

(Device Select Timing) - bity tylko do odczytu, określają najdłuższy czas, po którym urządzenie wystawia sygnał - DEVSEL:

00    fast: w cyklu następującym po wystawieniu adresu przez

inicjator.

01    - medium: jeden cykl zwłoki,

10    - slow': dwa cykle zwłoki

11    - zarezerwowane;

(Data Parity Reported) - bit zaimplementowany tylko w inicjatorach (w urządzeniach slavc ma zawsze wartość 0), jest ustawiany, gdy ustawiony jest bit 6 w rejestize komend i inicjator wykrył błąd parzystości i ustawił sygnał -PERR lub wykrył, że urządzenie docelowe wystawiło sygnał -PERR;

(Fast Backto Back Capable) - bil jest ustawiany jeżeli urządzenie obsługuje transmisje w trybie fast back-to-back (następujące kolejno po sobie transmisje, bez cyklu oczekiwania pomiędzy fazą przesyłania danych pierwszej transmisji i fazą adresową kolejnej);

(User DefinedFeatures Supported) — bit jest ustawiany, jeżeli urządzenie wymaga zdefiniowania niektórych parametrów przez użytkownika (na przykład numer węzła na karcie sieciowej), wartości zdefiniowanych parametrów są przechowywane w plikach o rozszerzeniu ,pcf;


Wyszukiwarka

Podobne podstrony:
A7 87 Komunikacja procesora z innymi elementami architektury komputeraUnia IRQ(lnterrupt Linę) bi
A7 17 Komunikacja procesora z innymi elementami architektury komputera a ściślej w liczbie wyprowad
A7 17 Komunikacja procesora z innymi elementami architektury komputera a ściślej w liczbie wyprowad
A5 15 Komunikacja procesora z innymi elementami architektury komputeraTabela 1.1. Rodzina procesoró
A3 53 Komunikacja procesora z innymi elementami architektury komputera standardu EISA jest kompatyb
A5 55 Komunikacja procesora z innymi elementami architektury komputera MCA jest ukierunkowana wyraź
A9 59 Komunikacja procesora z innymi elementami architektury komputeraMagistrala PCI (Peripherial C

więcej podobnych podstron