57732 skanuj0007 (236)

57732 skanuj0007 (236)



xzn

Rys. 4.369. Schemat logiczny konwertera kodu £ z 8 na kod 1 z 8, z równoległą propagacją przeniesienia blokującego


W układzie przedstawionym na rys. 4.369 sygnał przeniesienia blokującego propaguje tylko przez trzy funktory.

Enkodery priorytetowe, zrealizowane według zasady z rys. 4.366b, są wykonywane w postaci układów scalonych przez wiele firm zajmujących się produkcją cyfrowych układów scalonych. Aktualnie są produkowane dwa typy tych układów:

—    enkoder priorytetowy typu „10 linii na 4 linie” (ang. 10-Line Priority Encoder), np. ’147,

—    enkoder priorytetowy typu „8 linii na 3 linie” (ang. 8-Linę to 3-Line Priority Encoder), np. ’148.

Działanie logiczne enkodera ’147 przedstawia tablica 4.31. Na podstawie tej tablicy wnioskujemy, że wyjście A jest wyróżnione 1wówczas, gdy:

Tablica stanów enkodera scalonego '147    Tablica 4.31

Wejścia

Wyjścia

1

2

3

4

5

6

7

8

9

D

c

B

A

1

1

1

1

1

1

1

1

1

1

1

1

1

X

X

X

X

X

X

X

X

0

0

1

1

0

X

X

X

X

X

X

X

0

1

0

1

1

1

X

X

X

X

X

X

0

1

1

1

0

0

0

X

X

X

X

X

0

1

1

1

1

0

0

1

X

X

X

X

0

1

1

1

1

1

0

1

0

X

X

X

0

1

1

1

1

1

1

0

1

1

X

X

0

1

1

1

1

1

1

1

1

0

0

X

0

1

1

1

1

1

1

1

1

1

0

1

0

1

1

1

1

1

1

1

1

1

1

1

0

360

1

O wyjściu lub wejściu rozpatrywanych dalej enkoderów scalonych mówimy, że jest wyróżnione, jeśli znajduje się w stanie niskim (0).


Wyszukiwarka

Podobne podstrony:
63308 skanuj0031 (54) w >384 ► Aj Rys. 4.402. Schemat logiczny transkodera kodu szesnastkowego na
skanuj0037 (42) >v J Rys. 4.410 Schemat logiczny transkodera kodu BCD 8421 kod wskaźnika 7-segmen
Image470 Rys. 4.585. Schemat logiczny rozdzielacza 16-wyjściowego Wyjścia (kod 1 z 64) Wejście >-
88053 skanuj0022 (96) Rys. 4.387. Konwerter kodu +3 Graya na kod 1 z 10 kolektorem i dopuszczalnym n
skanuj0011 (180) co Ol Wejścia Rys. 4.372. Schemat logiczny dwupoziomowego, szeregowego enkodera pri
skanuj0018 (124) Rys, 4,380. Schematy logiczne dekoderów scalonych a) ’42, b) *43, c) *44 co •<3
skanuj0025 (84) Wejścia £9,827 23222l 2° Rys. 4.392. Schemat logiczny dekodera matrycowego 10/1024

więcej podobnych podstron