DEFINICJE
Mikroprocesor - (P) jest to układ scalony o du\ym stopniu scalenia LSI, mający
realizować sekwencje elementarnych operacji przetwarzania informacji. Operacje te
nale\ą do pewnego zbioru zwanego listą rozkazów - zbiór ten jest funkcjonalnie
pełny, tzn. za pomocą nale\ących doń operacji mo\na realizować dowolnie
zło\ony algorytm przetwarzania informacji.
System P - połączenie mikroprocesora, jego osprzętu ( tzn. pamięci, układów
wejścia/wyjścia, układów sterujących oraz urządzeń zewnętrznych ) i oprogramowania.
PROCESOR Przetwarzanie
! FUNKCJA
!
!
!
informacji
+
MIKRO - ! Układ scalony
!
! TECHNOLOGIA
!
DANE
DANE DANE DANE
ALGORYTM
ALGORYTM
WE WE
PRZETWARZANIA WY WY
PRZETWARZANIA
PRZELICZNIK PROCESOR
(SPECJALIZOWANY) (UNIWERSALNY)
! ZEGAR
PODSTAWOWA
CPU PAMIĆ
STRUKTURA
SYSTEMU P
ZASILACZ
WE/WY
URZDZENIA ZEWNTRZNE
Magistrala danych wewnętrzna Magistrala danych
Rejestr Rejestr
IR A Ri Rn
PC SP ROM RAM
pomocniczy znaczników
SF
Rejestr
Magistrala adresowa
Magistrala adresowa wewnętrzna
buforowy
ALU
CU
Wewnętrzne sygnały sterujące
Magistrala sterująca
Otoczenie
Mikroprocesor
Schemat blokowy mikroprocesora
Bufor
danych
Bufor
adresów
Budowa i działanie mikroprocesora
" P wykonuje operacje na słowach.
" Słowo elementarna jednostka informacji przesyłana pomiędzy zespołami P; długość
słowa 4, 8, 16, 32 (64) bity
" Produkowane P ró\nią się znacznie strukturą logiczną (organizacyjną). Zawierają
jednak pewne, powtarzające się (podstawowe) podzespoły:
! arytmometr;
! rejestry (układy pamięci);
! wewnętrzne szyny łączące magistrale;
! układ sterowania i synchronizacji.
" Arytmometr; jednostka - Wykonuje wszystkie operacje
Arytmetyczno-logiczna arytmetyczne i logiczne; warunkuje moc
ALU (ang. arithmetic and logic unit)
obliczeniową P.
" Rejestry
- Słu\ą do pamiętania wyników działania
! Dostępne programowo
lub sterowania programem.
- Niedostępne dla u\ytkownika
! Niedostępne programowo
wykorzystywane w układzie sterowania.
- Funkcjonalnie związany z ALU
! Akumulator (1 lub więcej)
przechowywanie poszczególnych
A (ang. Accumulator)
argumentów przy realizacji operacji
(rejestr roboczy)
dwuargumentowych; przechowywanie
wyników operacji.
- Adres następnego rozkazu do wykonania.
! Licznik rozkazów
PC (ang. program counter)
- Zawiera kod aktualnie wykonywanego
IC (ang. Instruction pointer)
rozkazu.
! Rejestr rozkazów
- Przechowywanie danych, adresowanie
IR (ang. Instruction register)
(określanie stanu magistrali adresowej) i
! Zestaw rejestrów roboczych
inne funkcje.
(uniwersalnych)
Ri Rn (ang. General purpose
Registers)
! Rejestr znaczników - Zapamiętywanie charakterystycznych
SF (ang. status flag) rezultatów operacji wykonywanych w
CY (ang. carry) przeniesienia; ALU.
Z (ang. Zero) zera;
S (ang. Sign) znaku;
P (ang. parity) parzystości;
OV (ang. overflow) przepełnienia.
! Wskaznik stosu - Słu\y do adresowania wydzielonego
obszaru pamięci RAM stosu.
SP (ang. stack pointer)
- Zbiory linii sygnałowych, którymi
" Magistrale (szyny)
przesyłane są słowa.
! Jednokierunkowe
! Dwukierunkowe
! Magistrala danych
(dwukierunkowa)
! Magistrala adresowa
(jednokierunkowa)
! Magistrala Sterująca
(dwukierunkowa)
! Bufory magistral
- dekoduje zawartość rejestru rozkazów i
" Układ sterowania
generuje sygnały sterujące, zapewniając
CU (ang. control unit)
właściwy przebieg operacji określonej
rozkazem.
Schemat działania
P (cykl rozkazowy)
wysłanie na magistralę adresową ma stanu licznika
MA PC
rozkazów PC
wpisanie do rejestru rozkazów IR kodu
IR MD
operacji/rozkazu z magistrali danych MD
zwiększenie przez układ sterowania CU o 1 stanu
PC PC+1
licznika rozkazów PC
OPERACJE generacja sekwencji sygnałów sterujących
DEKODOWANIE
WEWN-
ROZKAZU
ewentualna modyfikacja stanu licznika rozkazów
TRZNE
określenie adresu pamięci lub układu we/wy
WYKONANIE
operacja zapisu/odczytu do/z pamięci lub układu
ROZKAZU
we/wy
przebieg ró\ny dla ró\nych rozkazów
Parametry P
Istnieje wiele parametrów, według których mo\na klasyfikować mikroprocesory. Wśród
nich mo\na wyró\nić między innymi :
a) technologię wykonania ( NMOS, HMOS, CMOS)
b) długość słowa 4, 8, 16, 32, 64
c) przestrzeń adresową (dostępna pamięć, w tym wirtualna długość adresu)
d) listę rozkazów i sposoby adresowania
e) czas wykonania instrukcji
minimalny szybkość działania:
maksymalny [s, ns] MIPS - million instructions per second
średni MFLOPS - millions floatinf-point operations per second
f) sposób zasilania (jedno lub kilka napięć)
g) mo\liwości i sposoby komunikacji z urządzeniami zewnętrznymi
h) mo\liwości współpracy z układami TTL
FAZA POBIERANIA
ROZKAZU
FAZA WYKONYWANIA
ROZKAZU
Parametry mikroprocesorów
Technologie wykonania mikroprocesorów (LSI, VLSI, ULSI)
Technologie mikroelektroniczne ! technologie scalania
Technologia planarna (monolityczna)
! Istota, procesy, skale integracji
! Technologia bipolarna tranzystor Bi, elementy pasywne (R, C);
izolacja międzyelementowa:
złączowa;
K B E B K dielektryczna
SiO2
(SiO2, SOS);
n+ p n+
warstwa
p+ n+ p+
n
epitaksjalna
mieszana;
n+
Si monokr.
p
właściwości technologii Bi: pojemności, prądy upływu, wytrzymałość elektryczna
izolacji, sterowanie prądowe, rozmiary elementów częstotliwość graniczna;
kierunki rozwoju: w zakresie technologii;
rozwiązania układowe.
! Technologia unipolarna tranzystor FET, elementy pasywne.
S G D S G D
SiO2
warstwa p+
n+ p
p+ p+ p+ p+
n
n
epitaksjalna n
Si monokr.
p p
z kanałem p z kanałem n
właściwości: rozmiary elementów, pojemności, rezystancja kanału, częstotliwość
graniczna, sterowanie napięciowe;
kierunki rozwoju: w zakresie technologii;
rozwiązania układowe.
TECHNOLOGIA MOS Istota, problemy
Al
SiO2 (izolator)
M etal
O xide
Si
S emiconductor
Oxide (SiO2) Insulator ! MIS
! TECHNOLOGIA PMOS Problemy
S G D R rozmiar charakterystyczny - skala
projektowania
+ + + + + + + +
p+ + + + + + + + + p+
wj = P
L (R)
n
Ó!
Ó!
Ó!
Ó!
CGS - du\e, ograniczenie f
ok. 120 m R > 6 m
- du\e
p znaczne
kanał wdyfundowany - zuba\any;
kanał indukowany wzbogacany
ROZWIZANIA :
- technologiczne R , CGS
! TECHNOLOGIA NMOS
- układowe - CMOS
S G D
NMOS
_ _ _ _ _ _ _ _ _
samocentrowanie bramki
n+ n+
HMOS
L CMOS
p
R > 6 m
3 - ruchliwość nośników
2 3 - powierzchnia tranzystorów (ten sam prąd)
współpraca z TTL
PMOS NMOS
D D
B B
G G
S S
D D
B B
G G
S S
KANAA
KANAA
WZBO-
ZUBA-
GACANY
ś
ANY
Zalety technologii MOS
Prosta technologia
Mała powierzchnia tranzystora - du\a gęstość upakowania
Naturalna samoizolacja elementów - zbędne wyspy izolacyjne
Uniwersalność - tranzystor MOS mo\e pełnić funkcję: tranzystora, rezystora,
kondensatora
Symetria struktury (D, S ! S, D)
Mały pobór mocy
Du\a rezystancja wejściowa
Wady technologii MOS
Mała wartość transkonduktancji
Du\a rezystancja D - S w stanie przewodzenia
Du\a pojemność G - S; G - D - mniejsza fg i mniejsza szybkość działania tranzystora
(kilkakrotnie mniejsza ni\ tranzystora bipolarnego)
Aatwość uszkodzenia obwodu wejściowego (konieczność zabezpieczeń)
! Samocentrowanie bramki Si-Gate (LSI, VLSI)
! BRAMKA Poli-Si:
- mo\liwość sterowania napięciem dodatko-
we połączenia
Poli Si
- mo\liwość pułapkowania ładunku
S G D
EPROM
_ _ _ _ _ _ _
n+ n+
2 powierzchnia tranzystorów
(brak naddatków izolacyjnych)
p
R = 6 m
CGS ę! f
SiO2 trawienie pola tranzystora SiO2
Si polikr trawienie G i pól S, D
Dyfuzja donorowa
SiO2 trawienie kontakty
! TECHNOLOGIA HMOS (High performance MOS)
C R R < 1m - skala subminiaturowa e"0,25 m
P 32b ; 30 MHz ; CPU 450 000 tranzystorów 106/cm2 (VLSI)
szybkość 15106 operacji/s ; PŁ = 10 W - specjalne obudowy
TECHNOLOGIA CMOS
Komplikacja Technologiczna - początkowe ograniczenie do SSI i MSI
rozwój w latach 80 VLSI
P!6 w stosunku do NMOS; Np.: P NMOS 8086 8 MHz; P=1,5W
CMOS 80C86 P0,25W
zastosowanie: RAM dyn. 4...6 Mb
RAM stat. e"256 Kb
bramki krzemowe - samocentrowanie
ROZWÓJ: I ETAP ! Jama p ! L=35 m łatwiejsza technologia
stabilne parametry
Efekt rozwoju PMOS - kompatybilność
Zastosowanie: układy serii 4000 INTEL
II ETAP ! Jama n ! - większa szybkość
- kompatybilność z NMOS
Zastosowanie: P, RAM, EPROM
III ETAP ! Dwie jamy p i n ! niezale\na optymalizacja domieszkowania
L d" 1,5 m, ę!gęstość upakowania, CGS, Granica LH"0,25m)
Ró\ne procesy technologiczne
1. Zastępowanie pierścieni ochronnych (du\e powierzchnie gęstości upakowania) boczną
izolacją tlenkową
ISOPLANAR, LOCOS ! L=2,55 m, ę!f, CGS
Przykłady: szybkie układy HE 4000B (Philips), MC 54/MC74HC (Motorola)
2. 2 Jamy, ograniczenia pola elektrycznego w pobli\u drenu ograniczenie gorących
nośników poprawa stabilności parametrów
3. Technologia SOS MOS (SOI - insulator; SiO2)
fę!, brak tranzystorów paso\ytniczych i zjawiska zatrzaskiwania
(! dodatnie sprzę\enie pomiędzy tranzystorami komplementarnymi MOS i
paso\ytniczymi npn i pnp ! zniszczenie struktury lub zatrzymanie działania )
TECHNOLOGIA DMOS (DOUBLE DIFFUSED MOS)
I dyfuzja p
SiO2
warstwa epitaksjalna
p
n
podło\e słabo
zdomieszkowane
II dyfuzja n+
obszar
dryfowy
n+
n+ n+
n
Dyfuzja s przez to samo okno
samocentrowanie
p co dyfuzja "p"
bardzo krótki kanał
wykonanie połączeń
D G G D
S
n+ n+ n+
n
p
VMOS V-ATE ! Vertical Anisotropic Etch
!
!
!
Trawienie Si w kierunku krystalograficznym [100] 30* szybsze
ni\ w kierunku [111] [100]; [111] = 54 - stąd rowek V
D D
n+ n+
warstwa epitaksjalna
G
p
"
"
"
"
samocentrowanie
"
"
" bardzo krótki kanał
"
kanał
S
n+
VHSIC Very High-Speed Integrated Circuits
Doskonalenie technologii MOS i Bi
Układy GaAs
(Amerykański program rządowy rozwoju układów scalonych dla celów
militarnych. (lata 80-te) )
Podstawowa komórka CMOS (inwerter)
UDD
Wyjście y
Wejście x
SiO2
USS
Kontakt
z podło\em n
Kanał p
p+ zródło
p+ dren
Kanał n
Pierścień ochronny n+
n+ dren
n+ zródło
Podło\e n
Pierścień ochronny p+
Kontakt z jamą p
Jama p
struktura scalona
UDD Diody paso\ytnicze - polaryzacja
zaporowa
ID
UDD
T1 - kanał p
UDD
y
x
USS=0
USS=0
T2 - kanał n
USS
schemat elektryczny
Technologie GaAs
Układy gigabajtowe; szybkość > 109 b/s; superkomputery, technika militarna,
telekomunikacja
Technologie wielowarstwowe
rośnie gęstość upakowania; komputery V generacji
zródło ciepła (laser, lampy rtęciowe
lub wolframowe)
strefa roztopio-
nego poli-Si
Poli Si
SiO2
zarodek
krystalizacji
Mono - Si
Ó!
Mo\liwość sterowania Technologia
kropek
Pojedynczymi elektronami !
!
! Elektronika kwantowa
!
kwantowych
"L nm"
Kryteria stosowalności:
techniczne
ekonomiczne
Skale integracji
SKALA L. ELEMENTÓW L. KOMÓREK
SSI Small Scale Integration e" 10 100 d" 10
MSI Medium Scale Integration 100 1000 > 10 100
LSI Large Scale Integration ~1000 100 000 > 100 10 000
SKOK*100
VLSI Very Large Scale Integration > 100 000 1 000 000 > 10 000
ULSI Ultra Large Scale Integration e" 1 000 000 ............. > 100 000
Rozwój technologii MOS LSI/VLSI firmy INTEL
ROK 1974 1977 1979 1982 80/90 90/98
NMOS HMOS HMOS HMOS HMOS
Nazwa technologii
Si-Gate I II III U
Długość kanału (m) 6.0 3.0 20 1.5 0.25
gran.
Grubość tlenku bramkowego (nm) 120 75 40 25 7
(e"6)
Minimalne opóznienie bramki (ns) 6 1 0.4 0.2 0.05
Iloczyn szybkości i czasu propagacji (pJ) 6 1 0.5 0.25 0.01
Moc strat (mW) 1 1 1.25 1.25 0.2
Niezawodność (FIT) Failure-in-time 500 200 100 70
(FIT =
10-9 elementogodzin)
RYS HISTORYCZNY
1948r. odkrycie tranzystora
1960r. uruchomienie produkcji układów scalonych
1963r. pierwszy wzmacniacz szerokopasmowy
1965r. pierwszy wzmacniacz operacyjny A 702
I generacja
1971r. opracowanie pierwszego mikroprocesora 4-bitowego Intel 4004 (PMOS), 34
rozkazy, 2300 tranzystorów, 60000 rozkazów/s, przestrzeń adresowa 4kB (twórcy
Faggin, Shima)
1971r. pamięć EPROM elastyczność programów
1972r. Intel 8008 (PMOS) 8b, 45 rozkazów, 16kB, 300000 rozkazów/s
II generacja
1973/74r. P Intel 8080 8b, 75 rozkazów, 64kB, 6000 tranzystorów (w Polsce
MCY7880N), NMOS
1974r. P Motorola 6800 (179$)
1975r. P MOSTechnology 6502 (rozwinięta wersja 6800, 25$, wykorzystywane do
budowy PC: Apple, Atari, Commodore)
1976r. P Z80 ZILOG (FAGGIN i SHIMA) najpopularniejszy P 8b, 4MHz, 176
rozkazów (Sinclar ZX, ZX Spectrum)
1976r. nowa gałąz - P jednoukładowe Intel 8048 (8021, 8022, 8049, 8031), 3870
Mostek, 1980 Intel 8051 bardzo popularny, Zilog Z8 Procesor+RAM+ROM,
Motorola 6801
III generacja
1978r. pierwsze P 16 - bitowe
Intel 8086 (PC/XT IBM) 16 bitowe rejestry, 16 bitowa szyna danych. Wprowadzony:
czerwiec 1978. 29.000 tranzystorów. 4.77 10 MHz, 0,33 MIPS, Początkowa cena
360 USD.
MOTOROLA 68000 (32/16b)
ZILOG Z8000
COPROCESOR Intel 8087 współpraca z 8086; 8088 (100z szybsze obliczenia
zmiennoprzecinkowe)
1979r. - Intel 8088
Procesor 8086 z 8 bitową szyną danych. Wprowadzony: czerwiec 1979. 4,77-8 MHz,
0,33 MIPS, 29.000 tranzystorów
Intel 80286 16b (PC/AT IBM)
16 bitowe rejestry, 16 bitowa szyna danych, praca w trybie chronionym.
Wprowadzony: luty 1982. 134.000 tranzystorów, 6-12 MHz, 1-2 MIPS, Adresowanie
pamięci wirtualnej, wielozadaniowość. Początkowa cena 360 USD.
IV generacja
Przełom lat 80-tych P 32b
MOTOROLA 68020/30 (20/30 MHz, 4/7 MIPS, 300.000 tranzystorów)
1985 - Intel 80386 IBM PC 386
32 bitowe rejestry, 32 bitowa szyna danych. Wprowadzony: pazdziernik 1985.
275.000 tranzystorów, 16-33 MHz, 6-12 MIPS. Początkowa cena 299 USD.
1988r. - Intel 80386SX
80386 z 16 bitową szyną danych. Wprowadzony: czerwiec 1988, 16-33 MHz (wersja
tańsza), współpraca z urządzeniami P 286
1989r. - Intel 486DX IBM PC 486
32 bitowa szyna danych. Zintegrowany koprocesor matematyczny. Wprowadzony:
kwiecień 1989. 1,2 miliona tranzystorów, 25-50 MHz, 20-40 MIPS. Początkowa cena:
950 USD.
1991r. - Intel 486SX
486DX bez koprocesora matematycznego. 1,185 miliona tranzystorów.
Wprowadzony: kwiecień 1991r. 16-33 MHz
1992r. Intel 486DX2
486DX z podwójną częstotliwością zegara. 1,2 miliona tranzystorów. Wprowadzony:
marzec 1992. 50-66 MHz
V generacja
1993r. Intel Pentium
32 biowe rejestry, 64 bitowa szyna danych. Superskalarny. Wprowadzony: marzec
1993r. 3,2 miliona tranzystorów, 60-133 MHz, 100-200+ MIPS. Początkowa cena:
900 USD.
1994r. Intel Pentium P54C 3,3 woltowy Pentium z zegarem 90 MHz.
1995r. Intel Pentium Pro
32 bitowe rejestry, 64 bitowa szyna danych. Superskalarny; wykonywanie
instrukcji poza kolejnością; zintegrowana pamięć podręczna drugiego poziomu.
Wprowadzony: pazdziernik 1995r. 5,5 miliona tranzystorów. Technologia 0,6 m.
Szybkości zegara: 133, 150-200 MHz. Początkowa cena: 1200-1600 USD.
1994-96r. Konkurenci Intela
NexGen: Nx586, wprowadzony w czerwcu 1994r.
Cyrix M1 koniec 1995r.
AMD K5 początek 1996r.
1997r. Intel Pentium MMX
Wprowadzony: styczeń 1997r. Szybkości zegara 200 MHz. Wykonany w technologii
0,35 m. Ulepszony mechanizm przewidywania skoków. Przyśpieszenie pracy w
porównaniu z Pentium Pro 200 o około 20%.
Texas Instruments TMS320C6x (DSP procesor sygnałowy)
Częstotliwość zegara 200 MHz 1600 MIPS. Technologia 0,25 m. Drugi kwartał
1997r. Czas wykonania rozkazu 5ns. Rewolucyjna architektura umo\liwiająca
wykonanie równocześnie do 8 rozkazów (6 bloków ALE). 250 MHz 2000 MIPS,
0,18 m. Wprowadzenie: koniec 1997r.
P RISC
ze zmniejszonym zbiorem rozkazów
Reduced Instruction Set Computer
20% rozkazów 80% zadań programowych
Wzrost szybkości działania
Struktura potokowa praca w trybie zakładkowym (nowa filozofia)
Du\e pamięci podręczne
Optymalizowane kompilatory
Zwiększenie częstotliwości zegarowej
Zmniejszenie liczby taktów na rozkaz (12)
CISC Complex Instruction Set Computer
Przegląd procesorów RISC:
W chwili obecnej, gdy firma Intel wprowadza na rynek nowe, szybsze i zasilane
ni\szym napięciem procesory Pentium, odpowiedzią producentów procesorów RISC są
układy o niskim napięciu zasilania i zegarem o większej częstotliwości taktowania.
" ALPHA. produkowany przez firmę Digital Equipment Corp. procesor Alpha AXP
"
"
"
21064 jest demonem szybkości zaliczanym do kategorii układów RISC, pracującym z
częstotliwością taktowania 275 MHz. Układ 21064 ma pełną 64-bitową architekturę i mo\e
wykonywać dwa rozkazy w jednym cyklu zegarowym. Sprzedaje się jednak słabo, głównie
ze względu na brak oprogramowania dla tej platformy operacyjnej. Obecnie produkowane
są procesory 300/333 MHz (w planie 600 MHz).
" HP PA-RISC. Opracowana w firmie Hewlett-Packard architektura PA-RISC od
"
"
"
dawna ju\ była potęgą na rynku stacji roboczych. Wizytówką tej rodziny jest układ PA-
7100, 32-bitowy, superskalarny procesor pracujący z częstotliwością 100 MHz. Tak\e
sprzedawany jest układ PA-7100LC o małym poborze mocy.
" IBM PowerPC. Obecnie z rodziny PowerPC na rynku dostępne są układy PowerPC
"
"
"
601/603/604/620. Układ 601 jest zasilany napięciem 3,6 V, jest 32-bitowy, pracuje z
częstotliwością 80 MHz i potrafi wykonywać do czterech rozkazów w jednym cyklu
zegarowym.
" MIPS. Opracowana przez MIPS Technology rodzina układów R4000 obejmuje
"
"
"
wysokiej klasy linię R4400 oraz nowe procesory R4600. Maksymalna prędkość nie-
superskalarnego układu wynosi obecnie 150 MHz, a układu R4600 133 MHz. Procesor
R4000S.C. nale\y do mniej wydajnych układów rodziny R4000 i ma oddzielne (dla danych
i rozkazów) pamięci podręczne o wielkości 8KB.
" Sun SuperSPARC. Produkowana przez firmę Sun Microsystems rodzina procesorów
"
"
"
obejmuje układy SPARCII, charakteryzujące się małym poborem mocy; układ
jednoprocesorowy, SuperSPARC układ umo\liwiający przetwarzanie wieloprocesorowe i
UltraSPARC ukad o architekturze 64-bitowej. Procesory firmy Sun są wyraznie
najsłabsze wśród konkurencji, szczególnie przy obliczeniach zmiennopozycyjnych.
Oddzielna
Wielkość Architek- Wydajność Wynik
pamięć Architek- Architek-
pamięci tura Częstotliwość SPECint92 SPECf92
Procesor podręczna tura tura super-
podręcz- wewnętrz- zegara (MHz) (wg produ- (wg produ-
dla danych zewnętrzna skalarna
nej na centa) centa)
i rozkazów
DEC Alpha
16 KB Tak 64-bitowa 64-bitowa Tak 200 130 184
APX 21064
HP PA-
N/d N/d 32-bitowa 64-bitowa Tak 80 84 122
7100LC
IBM
PowerPC 32 KB Nie 32-bitowa 64-bitowa Tak 66 75 80
601
Intel
16KB Tak 32-bitowa 64-bitowa Tak 60/66 62.9/70 55.1/63.6
Pentium
MIPS
16 KB Tak 64-bitowa 64-bitowa Nie 100 53.8 51.5
R4000S.C.
MIPS R4400 32 KB Tak 64-bitowa 64-bitowa Nie 150 94.5 105.2
MIPS 4600 32 KB Tak 64-bitowa 64-bitowa Nie 133 92.1 82
Sun Super-
36 KB Tak 32-bitowa 64-bitowa Tak 50 73 85
SPARC
Podstawowe parametry wybranych typów mikroprocesorów
(RISC) Pentium
Parametr \ Typ
Z80 68000 80286 80386 68030 80486 Pentium
88000 Pro
Długość słowa danych
8 16/32 16 32 32 32 32 64 64
Długość słowa adresu
16 24 24 32 32 32 32
16 MB/ 16 MB/ 4 GB/
Obszar adresowy
64 KB 4 GB 4 GB
32 MB 1 GB 64 TB
Liczba rozkazów
158 61 159 51
Liczba rejestrów
dostępnych 22 19 30 19 32
programowo
Liczba trybów
6 9 10 11 18 3
adresowania
Maksymalna
częstotliwość zegara 6 12 12 33 30(50) 20 66 166 233
(MHz)
Szybkość działania 41(50
1 1,6 7 7(12) 17 200
(MIPS) MHz)
180 000
Liczba tranzystorów
(88 100)
8200 70 tys. 130 tys. 275 tys. 300 tys. 1,2 mln 3,2 mln 5,5 mln
750 000
(88 200)
Liczba końcówek
40 64 68 132 128
obudowy
Rok wprowadzenia
1976 1980 1982 1985 1987 1989 1989 1993 1995
Firma Zilog Motorola Intel Intel Motorola Motorola Intel Intel Intel
Tendencje rozwojowe
a) Zwiększenie długości słowa i adresu, zwiększenie częstotliwości taktowania (szybkość)
b) Scalanie poszczególnych układów systemu mikroprocesorowego w jednym układzie
scalonym mikrokomputery jednoukładowe
c) Mikroprocesorowe systemy modułowe (maszyny cyfrowe, szybkie układy sterujące)
d) Procesory sygnałowe ( mikroprocesory analogowe z szybkimi przetwornikami A/C
i C/A)
e) Mikroprocesorowe układy specjalistyczne (od układów kalkulatorowych do
specjalizowanych układów dla celów militarnych)
f) Systemy multimedialne
Uwarunkowania:
- Technologiczne HMOS, CMOS, ECL ...
- Układowe RISC ...
Podstawowa konfiguracja systemu mikroprocesorowego
Magistrala adresowa
Magistrala danych
P
Pamięć
Pamięć
Programu
Danych We -Wy
ROM
RAM
Sterowanie
Podstawowa konfiguracja systemu mikroprocesorowego
Podstawową czynnością mikroprocesora jest wykonywanie rozkazów. Rozkaz jest
wykonywany w trakcie cyklu rozkazowego. Na cykl rozkazowy składają się następujące
operacje:
pobranie kodu rozkazu (operacji) z komórki pamięci o adresie wskazywanym przez
licznik rozkazów;
zwiększenie zawartości licznika rozkazów o 1;
zdekodowanie rozkazu;
wykonanie operacji określonej rozkazem (np. pobieranie lub zapisywanie do pamięci lub
układów we/wy danych, argumentów, wyników operacji).
Je\eli w trakcie wykonywania rozkazu występuje odczyt lub zapis argumentów operacji w
pamięci to wymagany jest dostęp mikroprocesora do pamięci. Dostęp do pamięci
realizowany jest przez: wysłanie adresu na magistralę adresową, wystawienie sygnałów
sterujących na magistralę sterującą, wysłanie/odczytanie danych z magistrali danych.
Urz
ą
dzenia
Zewn
ę
trzne
Ka\dy dostęp do pamięci realizowany jest w jednym cyklu maszynowym (machine cycle)
kilka taktów zegara.
T1 T2 T3 T4 T1 T2 T3 T1 T2 T3
Cykl maszynowy Cykl maszyn. Cykl maszyn.
M1 MR MW
Pobranie kodu
Zapis do
Odczyt pamięci
operacji
pamięci
Cykl rozkazowy
Podstawowy cykl rozkazowy
Cykl rozkazowy wykonywany jest w ciągu jednego lub kilku cykli maszynowych. Liczba
cykli maszynowych zale\y od rodzaju rozkazu.
Sygnały wejściowe i wyjściowe typowego mikroprocesora
Zerowanie
(RESET)
Wejścia
Adresy
przerywające
Dane
Oscylator
P
Zapis
Dodatkowe
Odczyt
sygnały
Pamięć/we-wy
sterujące
Sygnały wejściowe i wyjściowe mikroprocesora
Parametry opisujące sygnały mikroprocesora:
- poziom napięć (w stanie wysokim i w stanie niskim),
- prądy wejściowe i wyjściowe (w stanie wysokim i w stanie niskim),
- szereg parametrów czasowych.
Przykładowe przebiegi czasowe:
zawartość rejestru odświe\ania
Zawartość licznika rozkazów
(R - refresh - RFSH)
Adres R
PC
Stan aktywny 0
MEM
(Memory request)
Rozkaz
Dane
Sygnał
Memory read
sterujący
Faza pobierania (4 takty zegara)
operacje
w fazie
pobrania
Wykresy czasowe cykli odczytu i zapisu do pamięci danych (ukł. we/wy):
Zawartość licznika rozkazów
Adres pamięci
PC
Adres
MEM
Dane
Rozkaz Dane
Read
Write
Wykres czasowy cyklu odczytu z pamięci danych (ukł. we/wy)
Adres pamięci
PC
Adres
MEM
Dane
Rozkaz Dane
Read
Write
Wykres czasowy cyklu zapisu do pamięci danych (ukł. we/wy)
Sygnał RESET (zerowania mikroprocesora) umo\liwia wykonywanie programu od
określonego adresu pamięci. Zazwyczaj powoduje wyzerowanie licznika rozkazów PC.
+5V +5V
RESET RESET
RESET RESET
P
P
P P
Przykładowe układy zerowania przy włączeniu zasilania lub przyciśnięciu przycisku
Procedura zerowania:
1. 0 PC
2. 0 R Register
0 I Interrupt reg.
3. Maskowanie przerwań (maskowalnych) (Interrupt)
Po zakończeniu RESET: Układ sterowania CU rozpoczyna wykonywanie cyklu
maszynowego M1 (pobranie kodu operacji).
SYSTEM PRZERWAC
System przerwań (Interrupt System) jest układem umo\liwiającym zawieszenie
wykonywania bie\ącego programu i skok do wykonywania specjalnego podprogramu
programu obsługi przerwania na skutek pojawienia się sygnału zgłoszenia przerwania.
System przerwań umo\liwia natychmiastową reakcję przez mikroprocesor na przypadkowe
zdarzenia zewnętrzne (np. \ądanie obsługi urządzenia zewnętrznego) lub w niektórych
procesach wewnętrzne (np. wystąpienie błędu).
1. yródła przerwań:
-zewnętrzne,
-wewnętrzne.
2. Priorytety przerwań.
3. Maskowanie przerwań przerwania maskowalne (wejście INT mikroprocesora ang.
Interrupt)
System przerwań mo\e być włączany lub wyłączany rozkazami:
EI włącz przerwanie (ang. enable interrupt)
DI wyłącz przerwania (ang. disable interrupt)
Sygnał RESET, zerujący mikroprocesor, powoduje wyłączenie systemu przerwań
(maskowalnych).
Przerwania niemaskowalne (wejście NMI mikroprocesora, ang. Non Maskable Interrupt).
Przerwanie to jest przyjmowane przez mikroprocesor zawsze (Przerwanie INT tylko w
przypadku EI).
Zagadnienia:
- Obsługa przerwań przez mikroprocesor;
- Program obsługi przerwań.
" Sprawdzenie przez P stanu wejść przery-
wających po zakończeniu wykonywania
ka\dego rozkazu.
" W przypadku stanu aktywnego TAK
System
TAK
przerwań włącz.
i zgłoszenie
przerwania
Przerwanie:
- wyłącz. syst. przerwań
NIE
- PC stos
- ad PC
ad - zale\y od we przerwania
Pobierz i wykonaj
! Równowa\ność sekwencji :
kolejny rozkaz
DI - wyłącz przerwania
CALL nn - rozkaz skoku do podpro-
gramu o adresie nn
Cykl rozkazowy mikroprocesora z uwzględnieniem przerwań
nn - adres programu obsługi przerwania (generowany wew-
Pamięć
nątrz P lub przez urządzenie zgłaszające przerwanie)
programu a
a
SKOK
dla większej liczby zgłoszeń, przyjęcie przerwania o
!
wy\szym priorytecie (np. NMI)
a1
!
Ustalenie adresu nn dla INT:
(3 tryby (ustawione programowo) pracy systemu
a2
przerwań):
" 0 - adres dostarczany przez urz. zewnętrzne
(ustawiany automatycznie przy RESET)
an
" 1 - adres stały - generowany przez system przerwań
" 2 - adres pobierany z pamięci progra mu z komórek
ustalanych wg zasady:
Obsługa I2
bity A8 A15 - zawartość rejestru I
bity A1 A7 - z urządz. zewn.
Obsługa I1 A0 = 0
Obsługa In
Wektor adresów I
Warianty przyjmowania przerwań w czasie wykonywania programów obsługi
przerwań
Obsługa przerwania INT dopiero po wykonaniu następnego rozkazu po rozkazie EI
(programista ustala umieszczenia rozkazów EI, DI)
RETI powrót do programu głównego;
Przerwanie NMI przyjęcie i obsługa natychmiastowa równie\ w czasie obsługi INT;
RETN powrót do programu głównego wpisanie do PC ze stosu adresu powrotu oraz
przywrócenie stanu systemu przerwań (EI, DI).
...
Program
Program Program
główny
obsługi INT1 obsługi INT2
EI
INT1
INT2
(NMI)
Obsługa
EI
- przyjęcie
EI
przerwania
RETI RETI
Mo\liwość przerwania obsługi przerwania NMI
Program
Program
główny
obsługi INT
INT
INT
EI
EI
RETI
Program obsługi INT nie mo\e być przerwany
Program
główny
INT
EI
NMI
RETN
EI
RETI
Obsługa przerwania INT zgłoszonego w czasie obsługi przerwania NMI
PAMICI
Pamięci
półprzewodnikowe
Pamięci Pamięci
stałe zapisywalne
ROM RAM
Pam. program.
Pamięci
Pamięci
Pam. program.
przez
statyczne
dynamiczne
przez
u\ytkownika
RAM
RAM
producenta
PROM
ROM
Pamięci
reprogramowalne
Pamięci
Pamięci
EPROM
FLASH
NVRAM
EEPROM
Schematy funkcjonalne typowych modułów pamięci.
A0 D0
Typu ROM;
A0 An linie adresowe,
An Di D0 Di - linie danych,
CS chip select ( CE chip enable)
CS
Typu RAM
CS - chip select ( CE - chip enable)
Adresy Dane
R/W - read/write (1- odczyt, 0-zapis)
CS R/W
Adresy
Dane CS - chip select ( CE - chip enable)
OE - output enable
CE OE WE
WE - write enable
Parametry charakteryzujące pamięci :
a) pojemność
b) organizacja
c) czas dostępu - czas od podania adresu na wejście A do chwili pojawienia się na wyjściu
danych z komórki pamięci o podanym adresie
Adres
Dane wyjściowe
ta
Technologie wytwarzania pamięci stałych:
" programowanych jednorazowo w czasie procesu technologicznego
ROM (Read-Only-Memory) - Bi, MOS;
" programowanych jednorazowo przez u\ytkownika (o niekasowalnej zawartości)
PROM (Programable ROM) - Bi;
" programowanych wielokrotnie z kasowaniem zwartości nadfioletem
EPROM (Erasable PROM) - MOS;
" programowanych wielokrotnie z elektrycznym kasowaniem zawartości
EEPROM (Electrically Erasable PROM) - MOS;
" programowanych wielokrotnie z elektrycznym kasowaniem całości lub du\ego
fragmentu (bloku) FLASH EEPROM - MOS;
" programowanych struktur logicznych
PLD (Programable Logic Devices) - Bi, MOS;
Zastosowania pamięci stałych:
" generacja znaków alfanumerycznych;
" konwersja kodów;
" realizacja operacji arytmetycznych;
" tablicowanie wartości funkcji;
" generacja przebiegów okresowych;
" przechowywanie programów mikroprocesorowych;
" korekcja nieliniowości charakterystyk przetworników analogowych i a/c
" synteza układów kombinacyjnych, itp.
Pamięć ROM (Read Only Memory)
Bi pamięci szybkie o mniejszej pojemności;
MOS pamięci o du\ej pojemności;
UDD
Wejścia Wybór
adresowe wiersza
0
a0
a1
1
2
2k -1
ak-1
Wybór
kolumny
1 2 3 w2(n-k)
ak
ak-1
Zespół w multiplekserów adresowych
z (n - k) - bitowym kodem dwójkowym
an-1
1 2 w
EN
Zespół w trójstanowych buforów
e
wyjściowych (ew. z otwartym kolektorem)
[CS, S, CE]
1 2 w
Wyjścia danych Y
Zasadniczy schemat blokowy pamięci ROM
k
Dekoder k-bitowego
kodu dwójkowego na
kod "1 z 2 "
Budowa pamięci MOS ROM
Sygnały:
" Programowanie maski - na
zamówienie (długi czas wykonania
e - sygnał zezwolenia
maski - długi czas zamówienia -
EN;E - Enable - wejście sygnału e.
stąd opłacalność tylko du\ych
Np.: EN = 1 zezwolenie
zamówień)
EN = 0 - stan spoczynku pamięci;
obni\ona moc
" Zastosowanie: Pamięci o typowych
zawartościach np. generatory
znaków do konwersji kodów
Sygnały selekcjonujące (zezwalające):
alfanumerycznych (np. 7 bitowy
S - słowo sterujące
kod ASCII na kod symboli
S = A"EN ; A - adres
mozaikowych itp.)
CE - Chip Enable
CS - Chip Select
" C = 4 256K
wartości typowe
" ta = 100 450ns
UDD
Dyfuzje n+
Cienka warstwa
tlenku (tranzystor)
Metalizacja
Metalizacja
Wybór kolumny
SiO2
Wyjścia
Gruba
warstawa tlenku
(brak tranzystora)
n+
Podło\e
typu p
Struktura pamięci MOS ROM
PROM
" PROGRAMOWANIE - przez u\ytkownika ! pamięć czysta - 0 lub 1 w ka\dej
"
"
"
komórce; wymuszenia ! elektryczne ! np. selektywne
przepalania połączeń Emiter linia bitów (impulsy prądowe)
lub E B (przebicie lawinowe)
UCC
UCC
N = 2n
a0 X/Y Słowo 0 s bit 0
a1 (BIN/1 of N)
s bit 1
bit w -1
y0
s
7V
T1
T2
A
UCC
y1
Słowo
s
N-1
an-1
s
yw-1
s
e
Zasadniczy schemat przykładowej bipolarnej pamięci PROM o małej pojemności
" Proces programowania (przykład):
"
"
"
! Stan pierwotny - wszystkie S istnieją ! na wyjściach y 0
(T1 z otwartymi kolektorami)
! Przebieg programowania - UCC = 5V ę! 12V
y - 10V, wysterowanie T2 - 500s, przepalanie S
" Technologie:
"
"
"
Bi (TTL z D.Schottky'ego) - d" 256 bit ; > 256 bit - du\e matryce
+ multipleksery wyjściowe
MOS, CMOS - du\e C, dłu\szy czas ta
PROM ECL - bardzo szybkie: ta = 10 50ns, C = 256b 128K, P = 0,5 0,65W
Dekoder n-bitowego
kodu dwójkowego na
kod "1 z N"
EPROM (MOS, HMOS, CMOS)
Trwałe magazynowanie ładunku w podbramkowej warstwie dielektrycznej
wprowadzonego przez wymuszenie napięciowe
Struktury dielektryczne: azotek krzemu (MNOS), tlenek aluminium (MAOS), poli-Si
(FAMOS - Floating gate Avalanche-injested) - struktura swobodnej bramki
Ą"
S(Ą") G D
Ą"
Ą"
Bramka
SiO2
sterująca
D
Bramka
swobodna
G
S
yródło
X
Dren
Obszar
n+
n+
Y
implantowany p
Symbol elektryczny
1 m
Podło\e p
Struktura FAMOS Przekrój
PROGRAMOWANIE " K > <"105 V/cm e- ! gorące elektrony ! mo\liwość
"
"
"
przekroczenia bariery Si/SiO2 ! <"3,2 eV `" dielektryka 100nm
! Potencjał dodatni bramki (przez pojemności
międzybramkowe) ! wychwytywanie e-
" Komórka zaprogramowana: 0 - nieprzewodzenie ! napięcie
bramki sterującej za małe
+ 25V
+ 16V
Obszar
odcięcia
-
-
-
e-
n+ n+
kanału
p
Obszar
Warstwa
zubo\ony
inwersyjna
KASOWANIE Promieniowanie nadfioletowe = 2537A (4,9 eV) ! okienko ze szkła
kwarcowego ! elektrony e- wchłaniane przez G, D, S podło\e -
potencjał "0". Energia wzbudzenia elektronów: 4,3 eV z pasma
walencyjnego i 3,2 eV z pasma przewodzenia. Parametry kasowania:
1530 min (e" 15 Ws/cm2) - dawka promieniowania; światło dzienne i
lamp jarzeniowych zwiera fotony 4,1 eV
! mo\liwość rozładowania (kasowania) pamięci: światło lamp
jarzeniowych - 13 lata światło słoneczne - ju\ po siedmiu dniach.
Ulotność informacji dla Intel 2716 - 2"10-4%/10 lat zaklejanie okienek
Promieniowanie
0V
0V
-
-
-
e-
n+ n+
p
EEPROM (MOS, HMOS)
" Sposoby realizacji komórek: MNOS, ze swobodną bramką: cztero, dwu i
pseudojednotranzystorowe ! Przykład: struktura Intel ! Flotox - Floating Gate Tunnel
Oxide
" Istota: mo\liwość przepływu elektronów przez tlenek 20nm z drenu do bramki lub
odwrotnie ! proces tunelowy
Bramka swobodna
Bramka sterująca
(polikrzem pierwszego
+UG +UD (polikrzem drugiego
poziomu)
poziomu)
Tlenek
US = 0
Tlenek
tunelujący
polowy
d"
d"
d" 20nm
d"
n+ n+
Tlenek
bramkowy
Podło\e p
Struktura FLOTOX stosowana w pamięciach EEPROM
Stan Wytrzymałość na wielokrotne cykle
Pojedyncza
14
naładowania
12
komórka
kasowania/zapisu
10
2716
8
Programowanie:
6
4
UG > 0, UD = 0
2
0
Kasowanie:
-2
-4
Stan rozładowania UD > 0, UG = 0
-6
10 105 106
102 103 104
Liczba cykli kasowania/zapisu
Prąd tunelowy
Przykładowa charakterystyka prądowo-
Fowlera-Nordheima
1
napięciowa procesu tunelowego
U
I
10-1
Fowlera-Nordheima
Polikrzem
Tlenek tunelujący
10-2
Nachylenie: 1 dekada / 0,8V
Krzem typu n+
Dla 11 rzędów ró\nicy pomiędzy I
10-3
programowania oraz I ulotności, ró\nica
10-4
Nachylenie:
1 dekada / 0,8V napięć "U e" 8,8V ! stąd nieulotność ok.
10-5
10 lat (125C)
10-6
0 2 4 6 8 10 12 14 16 18 20
Napięcie U, V
Programowanie komórki FLOTOX Intel 2816 (odpowiednik EPROM 2716)
0V +18V 0V
Kolumna 1
Tranzystor Kolumna 2
selekcyjny
+20V
+20V
X +18V 0V
Linia selekcji
Tranzystor
pamiętający
FLOTOX
0V
Rozładowanie swobodnej Brak zmiany
+20V
bramki ładunku
Linia programowania
Y
Kasowanie (ustalanie jedynek) Selektywny zapis zer
Napi
ę
cie progowe [V]
Pr
ą
d I (jednostki wzgl
ę
dne)
Linia kolumny
(utrzymanie jedynki)
" Tranzystory selekcji komórek: mo\liwość kasowania pojedynczych bajtów - zaleta 2816
" Zapis poprzedzony kasowaniem zawartości komórek ! wprowadzenie komórek do
których informacja jest wpisywana w stan naładowania
" Kasowanie bajtu ! zapis bajtu zawierającego same 1
" Zamiana informacji ! (zawartość jednego bajtu) ! dwa kolejne zapisy:
a) zapis bajtu jedynkowego,
b) selektywny wpis zer ! czas operacji ok. 20m
FLASH EEPROM (MOS, HMOS)
" Kasowanie pamięci - szybkie - w całości lub du\ych blokach.
" Struktura - pseudojednotranzystorowe komórki (połączenie tranzystora NMOS
szeregowo z tranzystorem komórki EPROM)
Linia słowa
Bramka sterująca
Bramka sterująca
(polikrzem drugiego
(polikrzem drugiego poziomu)
poziomu)
Dielektryk 3-warstwowy:
SiO2 - azotek - SiO2
20nm
n+
n+
S D
Podło\e p
Przekrój pamięci EEPROM
" Programowanie (wpis zera) - wstrzykiwanie gorących elektronów jak w EPROM);
" Kasowanie - w procesie tunelowym Fowlera-Nordheima (od bramki swobodnej do
drenu przy UDD = 19V; tkas H" 1s ł błyskawiczne kasowanie "flash")
" Zalety: szybkość kasowania, tańsze ni\ EEPROM (ok. 5-krotnie), mała powierzchnia
komórki (porównywalna z komórkami FAMOS) ł większy stopień integracji,
zwiększenie pojemności do 64MB (lata 90-te), większa niezawodność i wytrzymałość na
wielokrotne kasowanie/zapis ni\ EEPROM.
ASIC (Application - Specyific Integrated Circuts)
Scalone bloki funkcjonalne do specyficznych zastosowań
Układy do specjalnych
Standardowe
zastosowań
układy scalone
ASIC
Matryce Matryce Układy
Programowane
SSI/MSI LSI/VLSI
bramkowe komórkowe indywidualne
struktury
GA SC FC
logiczne
PLD
Układy
projektowane
Układy projektowane
Układy projektowane częściowo
całkowicie
uniwersalnie
indywidualnie
indywidualnie
Układy wytwarzane seryjnie
Układy wytwarzane na zamówienie
Zasadniczy podział układów ASIC w porównaniu z układami wytwarzanymi seryjnie
100
90 Układy standardowe
LSI / VLSI
80
70
60
ASIC
50
40
30
20
Układy standardowe
10 SSI / MSI
0
80 82 84 86 88 90 ROK
Full Custom Gate Arrays SSI/MSI
Programmable Logic Devices SC LSI/VLSI
Przebieg w czasie udziału układów ASIC w produkcji cyfrowych układów scalonych w
porównaniu z układami standardowymi
Zalety:
" ekonomiczne ni\sza cena ?
" techniczne większa niezawodność, szybkość działania, mniejsze rozmiary, skrytość
struktury
" wzrost zastosowań wzrost mo\liwości funkcjonalnych.
Udział procentowy ró
\
nych rodzajów
cyfrowych uładów scalonych
RAM (Random-Acces Memory)
Statyczna komórka pamięciowa: S - RAM (MOS)
Komplementarna
Matryca
UDD
linia bitu
Linia
L L
T2 T4
bitu
T5 T6
T1 T3
Komórki pamięci
Linia
Wybór
słowa linie bitów
bitu
linie sterowania
TB TB
- +
- +
- +
- +
Wzmacniacz
A1 A2 A3
zapisu
Wzmacniacz Wzmacniacz
odczytu zapisu
D(0) Y D(1)
Przykład budowy komórki w statycznej pamięci MOS/RAM
Technologie:
PMOS 1,0 - 1,2 mm
NMOS 0,8 - 1,0 mm
LOCOS - bramki poli Si
CMOS - minimalizacja strat - układy towarzyszące matrycy
Statyczna komórka pamięciowa: S - RAM (Bi)
para linii bitu
LB LB
Wybór linii słowa - złącza
emiterów linii słowa
UCC=3,5V
spolaryzowane zaporowo
Przepływ prądu przez emiter
R1 R2 T1, T2 - przerzutnik SR
linii bitów i R3 do UEE
"1" - T1-przewodzi, T2-zatkany
- mo\liwość odczytu komórki
"0" - T1-zatkany, T2-przewodzi
Wybór
T1 T2
3V
Linia
słowa
0,3V
R3
R4
Brak
wyboru
Wzmacniacz odczytu/
Przepływ prądu do linii
UEE=0,5V
Układ sterujący zapisu
słowa
- +
- +
- +
- +
Zaporowa polaryzacja emi-
terów linii bitów - odcięcie
komórki od linii bitów
Wzmacniacz
odczytu
Budowa klasycznej komórki pamięci bipolarnej RAM
Budowa komórek bipolarnych w nowoczesnych pamięciach bipolarnych RAM
E E
DS
DS
n+
n+ (IST) B (IR)
RH
Rl
p p
n
RH
Warstwa epitaksjalna n+
Rl
Warstwa zagrzebana n+
IR
Podło\e p
IST
Schemat komórki z diodami Schottky ego i odpowiadająca mu struktura scalona:
Tranzystor Tranzystor
boczny pnp pionowy npn
Eb
Bb
pnp
Eb Kb
n+ EpST Bp EpR Kp
n+
Kb
p
p p
Bb
Kp
Warstwa epitaksjalna n+
npn
Bp
Warstwa zagrzebana n+
IR
Ep
Podło\e p
IST
Schemat komórki z tranzystormai pnp i npn i odpowiadająca mu struktura scalona
" Efekty:
- nie dopuszczenie do nasycenia tranzystorów
- zmniejszenie mocy strat w stanie nieaktywnym
- minimalna powierzchnia - prosta struktura
- Diody Schottky ego du\a rezystancja obcią\enia w stanie nieaktywnym i mała w
stanie aktywnym (1:1000)
- npn pnp podobny efekt
Statyczna komórka pamięciowa: S-RAM (Bi-CMOS)
Przykład budowy pamięci statycznej RAM 64K x 1 w technologii Bi-CMOS
Technologie : MOS BiCMOS BIPOLARNA
MOS
.
Mała moc strat
.
Mała powierz-
Dekodery
Matryca komórek
chnia kartki
i bufory
pamięciowych
.
Du\y uzysk
sterujące
produkcyjny
Wyjście
danych
Sterowanie Wzmacniacze odczytu
Bufor
Dekodery i bufory
BiCMOS
wyjściowy
sterujące
Wejście
.
Du\a szybkość
danych
.
Układy sprzęga-
Bufory Y
jące We/Wy
Adres kolumny Y
zasadniczy schemat blokowy
TRANZYSTORY
Tranzystor
Izolacja
PMOS NMOS
bipolarny
p+ p+ p+
n+ n+
Jama
n+
p Jama p
Jama n Jama n
n+ p+ n+ p+
Podło\e p
sposób scalania tranzystorów bipolarnych npn i tranzystorów Bi-CMOS
Bufory X
Adres wiersza (X)
Sygnały
steruj
ą
ce
Warstwa
Warstwy
zagrzebane epitaksjalna
Dynamiczna komórka pamięciowa: D - RAM (MOS, CMOS)
a) układ elektryczny
" Minimalizacja P, kosztu i powierzchni
" Komórka składa się z 2 elementów :
tranzystora i mikrokondensatora
Wiersz
CS= CO + Cj
UDD (Napięcie okładki
CO= (510) Cj
CL
CO zewnętrznej)
" Tr MOS przełącznik: dołączanie -
"
"
"
CS
Cj
odłączanie Cs od linii bitu zale\nie od UG
Kolumna
USS
(Napięcie podło\a)
(napięcie na linii słowa, wierszu)
b) struktura Dennarda
" Pamiętanie bitu: 1,0 stany naładowa- nia
"
"
"
i neutralny CS ! stan 0 trwały, stan 1
!
!
!
nietrwały
UDD
D G
Okładka
Ó!
Bramka
zewnętrzna CO
konieczność odświe\ania pamięci - co kilka
Okładka
ms. (pamięć dynamiczna)
n+
n+
wewnętrzna CO
" Techniczna doskonałość komórki:
Dren yródło
1
powierzchnia: m2, krotność kwadratu
Podło\e p
charakterystycznego (o boku równym
wymiarowi charakterystycznemu techno-
USS
logii), efektywność odczytu informacji -
CB/CS ! minimum CB pojemność
paso\ytnicza komórki ! CL=mCB łączna
pojemność linii Bitu przy m dołą-
c) Struktura Kosonocky'ego
czonych komórkach) ! przyrost napię- cia
!
!
!
UB na linii bitu po dołączeniu tranzystora T
(dla stanu 1 ):
UDD>0
D G
"UB=(UB-US)/(1+mCB/CS);
"
"
"
US napięcie na kondensatorze CS
S
Typowe warunki:
Warstwa
n+ n+
! powierzchnia: 1040 kwadratów cha-
!
!
!
inwersyjna n
rakterystycznych;
w nowych technologiach < 20;
Podło\e p
! r = 1/(1+mCB/CS)=0.05...0.1 współ-
USS
czynnik podziału ładunku
" Tendencje rozwojowe : zmniejszenie pow. komórki
Rozwiązania technologiczne -
wzrost CS (np. wzrost Cj)
np. anizotropowe trawienie Si
wzrost r
kondensatory
1
wgłębne
zmniejszenie mocy strat
Tendencje rozwojowe pamięci ROM i RAM
Pojemność
pamięci
16 M
DRAM
4 M
EPROM
MOS
1 M
SRAM
256 K
EEPROM
64 K
DIPOLAR
16 K
SRAM
4 K
1 K
1970 1975 1980 1985 1990 LATA
Wzrost pojemności pamięci półprzewodnikowych w czasie
106
Magnetyczne pamięci
Max. pojemność
rdzeniowe
1
104 CS-RAM < CD-RAM
4
1K
Na ka\dym etapie
4K
102 16K
rozwoju.
64K
256K
Nowoczesne
100
1M
komputery
4M
16M
10-2
64M
10-4
Mózg ludzki
1950 1960 1970 1980 1990 2010
2000
LATA
Poprzedni i przewidywalny postęp w scalaniu pamięci dynamicznych MOS RAM
Obj
ę
to
ść
zajmowana przez 1Mb (w litrach)
Metody odświe\ania pamięci:
[MULTIPLEKSER]
We Wy
A15...A8
A
A7...A0
Pamięć
RAM
8
Licznik
wierszy
Odświe-
\anie
Refresh
RAS
Generacja
Arbitra\
sygnałów
i
CAS
Write
sterujących
synchronizacja
Zapis/
WE
odczyt
Schemat blokowy układu odświe\ania pamięci
" Pierwsza metoda cała pamięć co <"2 ms blokowanie dostępu P do pamięci na
kilkadziesiąt s (uniemo\liwia to szybką reakcję na przerwania);
" Druga metoda częściej stosowana (zastosowanie multipleksera); polega na
przeplataniu cykli zapis/odczyt z P z cyklami odświe\ania kolejnych wierszy kolejne
cykle odświe\ania inicjowane co kilkanaście s (po zakończeniu cyklu stan licznika
zwiększany o jeden);
Konflikty jednoczesnego \ądania dostępu do P i układu odświe\ania pamięci
rozstrzyga układ arbitra\u.
NV RAM (HMOS) Nieulotna Pamięć RAM
(ang. Non-Volatile RAM)
" Struktura S-RAM, w której ka\da komórka (przerzutnik SR) jest równolegle
połączona z komórką pamięci EEPROM
" Właściwości nieulotność informacji przy krótszym czasie zapisu ni\ w przypadku
pamięci EEPROM
Matryca
Pamiętanie
(store)
EEPROM
Przywoływanie
(recall)
A
0 - 7
Adres Matryca
i
D
S - RAM
Dane
0 - 7
NE
CE
Sterowanie
OE (odczyt)
R / W
WE (zapis)
Schemat blokowy pamięci NV RAM (Intel 2004)
NE = H - zwykła pamięć RAM o minimalnych czasach R i W;
NE = L - dla R operacja RECALL: EEPROM S-RAM
- dla W operacja STORES: S-RAM EEPROM Wyjścia w stanie
wysokim impedancji
Komórka pamięci ulotnej S-RAM Komórka nieulotnej pamięci EEPROM
Tranzystor FLOTOX
UDD
Zerowanie
Linia Linia
Programowanie
bitu bitu
Zegar
Linia
słowa
Schemat zespolonej komórki pamięciowej
" Zastosowania- szybkie zabezpieczenie krytycznych danych przy przerwach zasilania
terminali graficznych, sterowników przemysłowych, szybkie bufory telekomunikacyjne,
lotniczy sprzęt łączności, itp.
Układ
steruj
ą
cy
przepisywaniem
PROSTE UKAADY WEJŚCIA-WYJŚCIA (bezpośrednie - direct I/O)
Adres
Dane
P
Write
Read
i ... j
Bramki
R
trójstanowe
Wejścia
Wyjścia
Przykłady dołączania urządzeń dwustanowych do
P
Dane
P
R
R B
c
Wył. krańcowe
a
KLAWIATURY
Adres
Dane
P
Write
Read
i ... j
Bufor
wejściowy
np. 74LS574
0 7
Dołączanie klawiatury do magistrali danych poprzez bufor wejściowy
Ucc
a) b)
Rp
8051 80C51
K1
K1
P1.0 P1.0
Wyprowadzenia
portów;
K2 K2
P1.1 P1.1
Rezystory utrzymujące
K3
K3
stan wysoki (<"30k&! -
P1.2 P1.2
wewnątrz struktury)
K4
K4
(NMOS)
P1.3 P1.3
U0
Micro Computer System
Sposób dołączania niewielkiej klawiatury do mikrosterownika rodziny MCS-51:tox
a) bez rezystorów zewnętrznych; b) z zastosowaniem rezystorów "podciągających" (w
środowiskach o du\ych zakłóceniach lub w przypadku zastosowania mikrosterownika
wykonanego w technologii HCMOS: rezystancja kilka kiloomów).
Jest to wa\ne przy klawiaturach o większych rezystancjach zestyków (niektóre foliowe):
małe RP - mo\liwość U0 > 0,8V - przekłamania
Wada: du\a liczba wyprowadzeń do obsługi klawiatury - przy większej liczbie zestyków -
łączenie w matryce lub stosowanie układów pośredniczących oraz sterowników klawiatury.
8051
P1.0
P1.1
P1.2
P1.3
P1.4
P1.5
P1.6
P1.7
Sposób podłączenia klawiatury matrycowej do mikroprocesora
Zastosowanie klawiatury matrycowej powoduje zmniejszenie liczby linii we/wy kosztem
komplikacji procedur programowych.
UCC
. . . KODER - URZDZENIE
POŚREDNICZCE
8051
K1
10
0 9
A0 P1.0
11
1
7
12
A1 P1.1
2
13 6
3 A2 P1.2
1
4
2
5
3
14
6
K8 GS INT0\
4
7
5
15
EI E0
74LS148
Zastosowanie kodera priorytetowego TTL 74LS148
Sygnały sterujące:
- eliminacja skutków drgań zestyków;
- eliminacja błędnego kodowania (wciśnięcie kilku klawiszy);
- strobowanie.
38
RL0
39
RL1
1
D0D7
RL2
2
RL3
5
RL4
6
RL5
7
RL6
10
8
RD\
RL7
11
WR\
22
36
CS\
SHFT
37
CN/ST
3
23
CLK .
Matryca BD
9
RESET
klawiatury
21
P
32
A0
SL0
4
33
IRQ
(max 8 x 8) SL1
34
SL2
35
SL3
8279
27
OA0
26
OA1
25
OA2
24
OA3
31
OA4
30
OA5
29
OA6
28
OA7
. . . . .
Sprzętowa realizacja obsługi klawiatury matrycowej z wykorzystaniem specjalizowanego
sterownika klawiatury 8279 Intel. (Przeglądanie klawiatury o zestykach połączonych w
matrycę o wymiarach maksymalnie 8x8. Wykrycie stabilnego zwarcia zestyku mo\e
wygenerować przerwanie do mikroprocesora, a tak\e powoduje wpisanie numeru
zestyku do wewnętrznej kolejki. Dodatkowo układ ten mo\e sterować 16-pozycyjnym
wyświetlaczem LED.)
WYŚWIETLACZE
A
B
4
7475 C 7447
D
Magistrala
danych
Rejestry
buforowe
A
B
4 C 7447
7475
D
Konwertery
kodu BCD na
kod 7-segm. ze
wzmacniaczem
IOW
7442
0
Ai
Aj
Dekoder
7
adresu
Dołączenie wyświetlaczy LED do P za pomocą konwertera 7447
Takie dołączenie wskazników LED do P za pomocą konwertera 7447 pociąga za sobą
du\ą liczbę układów przy du\ej ilości cyfr (przy N cyfrach potrzeba N czterobitowych
rejestrów i N konwerterów du\y koszt) - wyświetlanie statyczne - informacja jest stale
przekazywana z wyjść P do wszystkich wskazników; łatwa obsługa przez P.
Tańsze jest wyświetlanie dynamiczne (multipleksowanie) wskazniki dołączane są
kolejno.
Bufor
4
np.
RN
74245
Magistrala
danych
Bufor
np.
4
R1
74245
IOW
7442
Ai 0
Aj
Dekoder
7
adresu
Dołączenie wskazników siedmiosegmentowych LED do P ze sterowaniem bezpośrednim
(bez pośrednictwa konwerterów)
Zmiana kodów w P:
" mo\liwość sterowania bezpośredniego w rodzinach MCS-48;51 z portu P0 przy ID d" 3
mA, lub przez bufory (np. 74LS06, 74LS244, 74245) względnie matryce tranzystorowe;
" konieczność buforów przy większych zestawach wskazników.
Budowa wskazników
Rodzaje wskazników:
LED - Wskazniki diodowe (ang. Light Emitting Diodes);
LCD - Wskazniki ciekłokrystaliczne (ang. Lyquid Crystal Display);
PD - Wskazniki plazmowe (ang. Plasma Display).
Struktura ze złączem p-n
Wskazniki LED
(światłowodowe)
Obudowa ze Podło\e
światłowodem izolacyjne
Elektroda przezroczysta
(przepuszczająca światło)
Hermetyczna
E" "
E" "
E" "
Epracy E" 5"105 V/m
obudowa
E"
Ipracy E" 110 mA/cm2
E"
E"
szklana
Wskazniki LCD
" Odbiciowe
" Przepuszczające światło
Ciekły kryształ - ciecz optyczna
Związki
anizotropowa o wydłu\onym
organiczne
u\ytkowaniu - 550m
Wskazniki plazmowe PD
Działanie oparte na zjawisku
wyładowania elektrycznego w
Elektrody Y
plazmie. Między dwiema płytkami
Płytka szklana
szklanymi rozdzielonymi
Przezroczysty
dieelektryk
przekładką dystansową znajduje
się gaz. Na płytki są naniesione
Przekładka
przezroczyste elektrody X i Y.
dystansowa
Je\eli na dowolnej parze elektrod
Płytka Elektrody X
X i Y, jest napięcie wymagane do
szklana
zapłonu gazu, to następuje
wyładowanie punktowe na
skrzy\owaniu tych dwóch elektrod.
LED
a
b
c
d
e
f
g
DP
3 5 7 9 12 14 16 18
2Y4 2Y3 2Y2 2Y1 1Y4 1Y3 1Y2 1Y1
DP - Dot point
BUFOR 74LS244
1OE 2OE 2A4 2A3 2A2 2A1 1A4 1A3 1A2 1A1
17 15 13 11 8 6 4 2
1 19
P1.7 P1.6 P1.5 P1.4 P1.3 P1.2 P1.1 P1.0
8051
Dołączenie pojedynczego wyświetlacza LED sterowanego statycznie z portu
mikrosterownika rodziny MCS-51
a
b
c
d
e
f
g
DP
3 5 7 9 12 14 16 18
2Y4 2Y3 2Y2 2Y1 1Y4 1Y3 1Y2 1Y1
74LS244
2A4 2A3 2A2 2A1 1A4 1A3 1A2 1A1 1OE 2OE
MULTIPLEK-
17 15 13 11 8 6 4 2
1 19
SOWANIE
P1.7 P1.6 P1.5 P1.4 P1.3 P1.2 P1.1 P1.0
P2.0
Klucze sterujące
P2.1
8051
elektrodami
P2.2
wspólnymi
P2.3
Przy sterowaniu większej
większa moc obliczeniowa P
liczby cyfr lub wyświetlacza
zaanga\owana w proces wyświetlania
matrycowego
Dołączanie wielopozycyjnego wyświetlacza LED sterowanego dynamicznie do
mikroprocesora rodziny MCS-51
obsługa wyświetlacza
4ms
d"
Praktycznie: f=1001000Hz część procedury obsługi
ms
d" 30
przerwań np. od zegara czasu rzeczywistego
" Nowe wielowymiarowe matryce LED są wyposa\one w zintegrowane układy sterujące.
RAM
N cyfr
Dane
P
Rejestry
Nb.
4b. - wpisywane przez P
R2
R1
kolejne cyfry
0 + reszta 1 wyświetlanej liczby
N 2 1
przesyłane z P
Konwerter kodu (1 szt.)
Dla 0 klucz
tranzystorowy
przewodzi !
0 przesuwa
się o jedną
pozycję
+UCC
Klucze tranzystorowe
Dynamiczne sterowanie wskazników siedmiosegmentowych
Dynamiczny układ sterowania wskaznikami mo\e być połączony z układem
sterowania (przeszukiwania) klawiatury
Dane
P
R2
R1
Wspólne sterowanie wskaznika i klawiatury matrycowej
Szyna Szyna Szyna
adresowa sterująca danych
DO
DO
D1
D1
D2
D2
D3
D3
D4
D4
D5 Moduł
D5
D6
wyświetlacza
D6
D7
D7
R/W
RS
E
A0
A1
A2
A3
DEKODER
ADRESU
WY
An
/WR
/RD
Przykład dołączenia modułu wyświetlacza LCD do systemu mikroprocesorowego
8 ... 80 znaków w 25 liniach
" Wskazniki LCD : segmentowe
: . . . . . . . . . . . . . . . . . . . . . .
mozaikowe np.
400 x 640 znaków = 256.000
Ó!
świecących punktów.
! Sterowanie dynamiczne
( układ wbudowany w zespół wskaznika )
! P rozpoznaje (układ sterowania) wskaznik jako zestaw kilku rejestrów,
do których dostęp odbywa się na podstawie protokołu magistrali
(Motorola: E, R/W, RS, Intel: CS, RD, WR, AO) !
! wyświetlacze inteligentne
!
!
" Podobne zasady sterowania wyświetlaczami plazmowymi.
Ó!
Wskazniki LCD lub plazmowe zastępują monitory ekranowe
. . .
BEZPOŚREDNI DOSTP DO PAMICI DMA
Układ bezpośredniego dostępu do pamięci DMA - jest specjalizowanym procesorem o
stałym programie, sterującym bezpośrednie przesyłanie danych między pamięcią a
urządzeniem zewnętrznym, z pominięciem mikroprocesora.
Dane
P
HLDA
DACK
Sterownik
We -Wy Pamięć
DMA
HOLD
DRQ
Urządzenia
Zewnętrzne
Praca sterownika DMA w systemie mikroprocesorowym
" DMA - Direct Memory Access
" Cykl pracy:
" urządzenie zewnętrzne (we/wy) \ąda bezpośredniego dostępu do Pamięci DRQ
(DMA request);
" sterownik DMA \ąda od P zwolnienia magistral systemu wejście HOLD P
(1 - wstrzymanie cyklu rozkazowego, wprowadzenie magistral w stan du\ej
impedancji);
" potwierdzenie wstrzymania cyklu rozkazowego HLDA (hold acknowledge);
" przejęcie przez DMA kontroli nad magistralami i sterowanie przekazywaniem
informacji pomiędzy Pamięcią i WE/WY (urządzeniem zewnętrznym)
adresowanie pamięci, generowanie sygnałów sterujących: bezpośredniego
dostępu do Pamięci i innych urządzeń. DACK (DMA acknowledge) -
potwierdzenie do urządzenia zewnętrznego.
" Tryby pracy DMA:
" w układzie podporządkowanym (slave) - sterownik jest normalnym układem
zewnętrznym, do którego P wysyła informację sterującą i odczytuje informację
o jego stanie DMA jest odbiornikiem sygnałów magistrali adresowej i
sterującej P
" w układzie nadrzędnym (master) DMA wysyła sygnały do magistrali
adresowej i sterującej steruje pozostałymi elementami systemu P
Tryby pracy sterownika DMA:
Programowanie lub badanie
stanu sterownika
Adres
Dane
P
Sterownik
Pamięć We -Wy
DMA
Sterowanie
Sterownik DMA jako układ podporządkowany (ang. slave)
Przesyłanie informacji
Adres
Dane
P
Sterownik
Pamięć We -Wy
DMA
Sterowanie
Sterownik DMA jako układ nadrzędny (ang. master)
Wyszukiwarka
Podobne podstrony:
Architektura KomputerówInnne architektury komputerów DSPArchitektura Komputerow wiedzaWirusy komputerowe Architektura komputerów M Ciepły, K Składzieńarchitektura komputeraArchitektura Komputerow lista 3Architektury Komputerów zagadnieniaArchitektura komputerówRozdział 01 Komunikacja procesora z innymi elementami architektury komputeraArchitektura komputerów i systemy operacyjne5 Architektura funkcjonalna komputerawięcej podobnych podstron