4544139287

Częstotliwość PCLK w wyniku podziału musi być mniejsza niż 4.5MHz. Gdy nie jest możliwe dobranie dokładnej wartości można wybrać częstotliwość jak najbliżej wymaganej. Częstotliwość PCLK jest dzielona przez CLKDIV+1 dla uniknięcia dzielenia przez zero. Sygnał zegarowy taktujący przetwornik można zablokować przy użyciu rejestru PDN. Po zerowaniu przetwornik jest wyłączony, zatem oprócz podania sygnału zegarowego należy go wyłączyć, ustawiając 1 na tym bicie. Bity SEL pozwalają wybrać kanały, w których będą wykonywane pomiary. Każdy z kanałów ma w polu SEL przypisany jeden bit odpowiedzialny za jego aktywację. Włączenie trybu BURST wymaga ustawienia bitów CLKS. W tym trybie pracy przetwornik wykonuje ciągłe pomiary w kanale. Pole CLKS określa kompromis pomiędzy prędkością pomiarów wyrażoną w liczbie okresów zegara CLK przetwornika a dokładnością pomiaru w trybie BURST. Pole START pozwala zatrzymać lub rozpocząć konwersję. Użytkownik może spowodować, aby pomiar zapoczątkowało zbocze sygnału na wejściu zewnętrznym CAPO.O lub CAP0.2 lub na wyjściu MAT0.1 MAT0.3, MAT1.0, MATl.l.

Przetwornik może mierzyć sygnał na wyprowadzeniach zewnętrznych, nawet gdy są skonfigurowane do pracy w trybie GPIO - co może obniżać dokładność przetwarzania. Wynik konwersji jest dostępny w polu RESULT rejestrów ADnDR0...7 oraz ADnGDR (w tym rejestrze wynik konwersji jest podawany wraz z numerem kanału). Po zakończeniu przetwarzania bit DONE zostaje ustawiony, co można wykorzystać do wygenerowania przerwania. Jeżeli po zakończeniu pomiaru wartość w polu RESULT nie zostanie odczytana, to zostaje ona utracona, gdyż przetwornik wykona kolejny pomiar i nadpisze ostatnio zmierzoną wartość w polu wynik. Fakt ten jest sygnalizowany ustawieniem bitu OYERRUN.

ADnDDR0...7 - ADC Dala Registers

Przetwornik ADC może pracować w trybie odpytywania oraz w trybie przerwań. Konfiguracja przetwornika do pracy w pierwszym wymienionym trybie jest przedstawiona poniżej.

18