92530

Podstawowe cechy języka VHDL

-    Możliwość stosowania instrukcji sekwencyjnych i współbieżnych

-    Hierarchiczna struktura opisu od systemu teleinformatycznego do elementu logicznego

-    Jest międzynarodowym standardem języka opisu i projektowania sprzętu od 1987 roku

-    Style opisu projektowanych urządzeń

-    strukftiralny

-    beliawioralny (funkcjonalny)

Zasady specyfikacji w języku VHDL

-    Projekt w języku VHDL powstaje w dwóch etapach:

-    deklaracja jednostki projektowej (entity)

-    opis architektury projektu (architecture)

-    Dla każdego projektu istnieje tylko jedna deklaracja jednostki projektowej, natomiast może istnieć kilka deklaracji architektur połączonych z jedną jednostką projektową

Tw orzenie jednostki projektowej

-    Deklaracja entity jest interfejsem projektowanego układu

-    Deklaracja entity zapewnia kompletną informację do połączenia układu ze światem zewnętrznym dla celów funkcjonalnego działania i testowania.

Słowo kluczowe port definiuje listę i typ wyprowadzeń