5027720052

Kierunek: Informatyka Poziom: jednolite magisterskie
Przedmiot: Projektowanie cyfrowych układów ASIC w technologiach submikronowych	Wymiar - wykład: 15 godz. laboratorium: 15 godz.
System: studia stacjonarne Rok: 5	Semestr: 9
Wykładowca, dr Robert Szczygieł, dr hab. Paweł Gryboś (Wydział Fizyki i Informatyki Stosowanej)

Cele kształcenia

Celem zajęć jest zapoznanie słuchaczy ze metodologią projektowania układów scalonych wysokiej skali integracji we współczesnych technologiach submikronowych.

Treści programowe

1.    Wprowadzenie do projektowania cyfrowych układów ASIC.

2.    Biblioteki komórek standardowych.

3.    Synchronizacja czasowa, ograniczenia projektowe.

4.    Verilog HDL, symulacje funkcjonalne.

5.    Synteza i modelowanie pod kątem syntezy.

6.    Generowanie topologii układu scalonego: rozmieszczenie i łączenie poszczególnych elementów bloków cyfrowych, rozprowadzenie zasilania, generacja drzewa zegara itp.

7.    Analiza czasowa i weryfikacja finalna.

Uzyskane umiejętności

Modelowania układów kombinacyjnych i sekwencyjnych w języku Verilog pod kątem syntezy. Definiowanie ograniczeń czasowych dla syntezy, synteza cyfrowych układów scalonych. Generowanie topologii cyfrowych układów scalonych.