// DSCH 2.7a // 2012-12-10 19:03:26 // C:\Users\Senio\Desktop\DSCH\sumowanie_5bit.sym module sumowanie_5bit( ); wire w17,w18,w19,w20,w21,w22,w23,w24; wire w25,w26,w27,w28,w29,w30,w31,w32; wire w33,w34,w35,w36; xor #(8) xor2_su1(w17,w3,w4); xor #(8) xor2_su2(w13,w17,w18); nand #(7) nand2_su3(w19,w4,w3); xor #(8) xor2_su4(w20,w1,w2); xor #(8) xor2_su5(w12,w20,w21); nand #(7) nand2_su6(w22,w2,w1); nand #(7) nand2_su7(w23,w1,w21); nand #(7) nand2_su8(w24,w2,w21); nand #(7) nand2_su9(w25,w3,w18); nand #(7) nand2_su10(w26,w4,w18); nand #(14) nand3_su11(w27,w19,w25,w26); xor #(8) xor2_su12(w14,w6,w5); and #(16) and2_su13(w18,w5,w6); xor #(8) xor2_su14(w28,w7,w8); xor #(8) xor2_su15(w15,w28,w27); nand #(7) nand2_su16(w29,w8,w7); nand #(7) nand2_su17(w30,w7,w27); nand #(7) nand2_su18(w31,w8,w27); nand #(14) nand3_su19(w32,w29,w30,w31); nand #(6) nand3_su20(w11,w22,w23,w24); nand #(14) nand3_su21(w21,w33,w34,w35); nand #(7) nand2_su22(w35,w9,w32); nand #(7) nand2_su23(w34,w10,w32); nand #(7) nand2_su24(w33,w9,w10); xor #(8) xor2_su25(w16,w36,w32); xor #(8) xor2_su26(w36,w10,w9); endmodule // Simulation parameters in Verilog Format // Simulation parameters