Procesory DSP  2012
Materiały ilustracyjne do wykładu
cz  V-1
Przerwania i ich rola
(uzupełnienia dla c55xx)
Przygotowane z wykorzystaniem materiałów
udostępnionych przez firmę Texas Instruments
Dr inż. Krzysztof Kardach
(ver. 8.3 listopad 2012)
1
1
K2
Wykaz wykorzystanych materiałów
Li Tan  Digital Signal Processing  Fundamentals and Applications ;
 Digital Signal Processing  ;
 Digital Signal Processing  ;
 Digital Signal Processing  ;
DeVry University Decatur, Georgia, Elsevier 2008
S.M Kuo, B.H.Lee  Real-Time Digital Signal Processing 
 Real-Time Digital Signal Processing 
 Real-Time Digital Signal Processing 
 Real-Time Digital Signal Processing 
implementations, applications, and experiments with the TMS320C55x ;
John Wiley & Sons, 2006
CCS v5 WIKI -
http://processors.wiki.ti.com/index.php/Category:Code_Composer_Studio_
v5
Bruno Pillard  An Introduction To Digital Signal Processors ; Uniwersytet
 An Introduction To Digital Signal Processors ;
 An Introduction To Digital Signal Processors ;
 An Introduction To Digital Signal Processors ;
Sherbrooke
TMS320C5515 DSP System Users Guide [sprufx5d.pdf ]
TMS320C5515 DSP System Users Guide
TMS320C5515 DSP System Users Guide
TMS320C5515 DSP System Users Guide
TMS320C55x Technical Overview [spru393g.pdf]
TMS320C55x Technical Overview
TMS320C55x Technical Overview
TMS320C55x Technical Overview
TMS320C55x CPU Reference Guide [spru371f.pdf]
TMS320C55x CPU Reference Guide
TMS320C55x CPU Reference Guide
TMS320C55x CPU Reference Guide
TMS320C55x DSP v3.x CPU Reference Guide [swpu073e.pdf]
TMS320C55x
TMS320C55x
TMS320C55x
TMS320C5515 Fixed-Point Digital Signal Processor [sprs645e.pdf]
TMS320C55x CPU Mnemonic Instruction Set RG [swpu067e.pdf]
TMS320C55x CPU Mnemonic Instruction Set RG
TMS320C55x CPU Mnemonic Instruction Set RG
TMS320C55x CPU Mnemonic Instruction Set RG
TMS320C55x Assemby Language UG [spru280i.pdf]
TMS320C55x Assemby Language UG
TMS320C55x Assemby Language UG
TMS320C55x Assemby Language UG
2
2
Procesory sygnałowe 1 / V-1
K2 19 November 2012
1
Co chcemy rozpoznać
Przerwania skąd i po co?
Podstawowe pojęcia
Sekwencja czynności
Angażowane zasoby
y
ródła i ich obsługa
Ważność przerwań - priorytety
Przygotowanie przerwania
Obsługa  kto za co odpowiada?
Utrudnienia w działaniu przerwań
Możliwości
3
3
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Co to jest przerwanie?
Sygnał sterowany sprzętowo lub programowo, wzywający procesor
do zawieszenia aktualnie wykonywanego programu i wykonania
innego zadania, zwanego procedurą obsługi przerwania - Interrupt
Service Routine (ISR).
Mechanizm przerwań to sposób synchronizacji z programem
asynchronicznych względem programu zdarzeń
Sposoby zgłoszenia przerwania
Sprzętowe
Zewnętrznym sygnałem elektrycznym
Stanem/zdarzeniem wewnątrz procesora
Programowe
Ustawieniem bitu-flagi przerwania
Wykonaniem rozkazu przerwania programowego
4
4
Procesory sygnałowe 1 / V-1
K2 19 November 2012
2
4 główne fazy obsługi przerwania (cd)
1. Otrzymanie zgłoszenia - sprzętowe lub programowe włączenie
sygnału potrzeby zawieszenia wykonywanego aktualnej sekwencji
rozkazów
2. Potwierdzenie otrzymania zgłoszenia  Procesor musi
potwierdzić otrzymanie sygnału po sprawdzeniu warunków (np.
masek). Dla przerwań nie maskowalnych potwierdzenie jest
natychmiastowe.
3. Przygotowanie uruchomienia procedury ISR. W ramach tego
przygotowania procesor
i. Kończy aktualny rozkaz,
ii. Usuwa z kolejki rozkazy, które nie zostały zdekodowane
iii. Automatycznie zachowuje na stosie wybrane rejestry (PC,
CFCT  control-flow-context, itd. zależnie od konfiguracji)
iv. Pobiera wektor z tabeli
v. Pobrany wektor wskazuje adres procedury ISR
4. Wykonanie procedury ISR  Procesor wykonuje przygotowaną
procedurę ISR (może zawierać uzupełniające elementy Contex-
Save/-Restore. ISR kończy się instrukcją  return-from-interrupt z
odtworzeniem zawartości automatycznie zachowanych rejestrów
5
5
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Rejestry MMR w obsłudze przerwań (cd)
. . .
W tabeli;
Rejestry rejestrujące wystąpienie zdarzenia/sygnału  Flag Reg.
Rejestry zezwalające na obsługę zdarzenia / sygnału  Enable Reg.
Rejestry zgody na debugowanie  Debug Interrupt Enable
Rejestry wskaz
ników tablic z wektorami przerwań, stosu (niewidoczny tutaj)
6
6
Procesory sygnałowe 1 / V-1
K2 19 November 2012
3
Co chcemy rozpoznać
Przerwania skąd i po co?
y
ródła i ich obsługa
Zewnętrzne
Wewnętrzne
Ważność przerwań - priorytety
Przygotowanie przerwania
Obsługa  kto za co odpowiada?
Utrudnienia w działaniu przerwań
Możliwości
7
7
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Zewnętrzne z
ródła przerwań w  C5515
'C5515
2 maskowalne przerwania
INT0-1 zewnętrzne (INT0-1)
2 niemaskowalne przerwania
NMI
zewnętrzne (NMI, RESET)
NMI wstrzymywane przez
RESET
repetycje rozkazu i HOLD
IACK
Sygnał potwierdzenia podjęcia
obsługi przerwania (IACK)
Zalecenia
Uwaga na użycie NMI jako przerwania wysokiego priorytetu, bo stan INTM nie
jest zachowywany!!!. Zatem wracając z NMI do przerwanego wątku głównego
programu możemy zastać inne warunki wykonywania przerwań!
Używaj NMI tylko wtedy, gdy nie zamierzasz powrócić do przerwanego kodu
8
8
Procesory sygnałowe 1 / V-1
K2 19 November 2012
4
Wewnętrzne z
ródła przerwań w  C5515
'C5515
RESET programowy
SW Reset (nie zmienia wielu rejestrów)
RTOS
Dedykowane zabezpiecz.
DLOG
Czasowe RTC/Timer (wspólne)
BERR
DMA
Przetwornika DMA (wspólne)
TINT
I2S1-2 T/R/ MMC/SD1-2
RTC SPI
Interfejsy (EMIF, I2C, I2S,
SAR
USB
MMC/SD, USB, UART)
EMIF
LCD
I2C
Przerwania programowe
I2Sn
LCD
MMC/SD
UART
9
9
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Na drodze do obsługi przerwania
y
ródła przerwań w procesorze
Rejestracja wystąpienia
Dostrze\
enie przerwania - warunki
Rozpoznanie tylko między cyklami procesora (Między rozkazami )
Wymagana aktywność systemu przerwań
Konieczny brak blokady indywidualnej / przyzwolenia indywidualne
Ocena wa\
ności przerwania  priorytety
Powiązanie zdarzenia z programem obsługi (ISR) wymaga
Stosu / stosów
Adresu wektora przerwania
Tablica wektorów przerwań
Warunki dobrego działania przerwania wymagają
Zachowanie stanu / dorobku przerwanego programu
Przygotowanej procedury obsługi zdarzenia - ISR
Odtworzenie stanu / dorobku przerwanego programu
10
10
Procesory sygnałowe 1 / V-1
K2 19 November 2012
5
Co chcemy rozpoznać
Przerwania skąd i po co?
y
ródła i ich obsługa
Ważność procedur przerwań - priorytety
Potrzeba priorytetów
Organizacja ważności procedur
Przygotowanie przerwania
Obsługa  kto za co odpowiada?
Utrudnienia w działaniu przerwań
Możliwości
11
11
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Przerwania w C5515 wg. zadań (1)
12
12
Procesory sygnałowe 1 / V-1
K2 19 November 2012
6
Przerwania w C5515 wg zadań (2)
Dla danych w tabeli przerwań;
Adresy wektorów tworzy się zgodnie z danymi slajdu 8.
Możliwość wykorzystania zależy od konfiguracji pracy
13
13
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Przerwania w C55xx wg priorytetów (cd)
14
14
Procesory sygnałowe 1 / V-1
K2 19 November 2012
7
Przerwania w C5515 w rejestrach IFR0 i IER0
15
15
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Przerwania w C5515 w rejestrach IFR1 i IER1
Dla danych w tabelach przerwań na slajdach 17-18 ;
Część flag/masek jest wspólna dla kilku kanałów (np. DMA, Timety, itd.)
To wymaga programowych testów z
ródła przerwania
Utrudnia reagowanie na pojedyncze przerwania
16
16
Procesory sygnałowe 1 / V-1
K2 19 November 2012
8
Zgłoszenia indywidualne w rejestrach IFR0 i IFR1
IFR0
IFR1
;Przerwanie zgłaszane:  1 np.
set_INT0: OR #4,*(IFR0)
Programowy wpis  0 do dowolnej flagi IFRbit jest bezskuteczny
zatem nie da się programowo  wycofać zgłoszenia przerwania.
IFR jest zerowany w trakcie RESET
17
17
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Zezwolenia indywidualne w rejestrach IER0 i IER1
IER0
IER1
;zablok. (disable): 0 INT zablokowane
;odblok. (enable): 1 INT odblokowane
set: MOV #4,*(IER0) ;odblok. INT1
modify: OR #40h,*(IER1) ;odblok. EMIF
AND #0FFBFh,*(IER0) ;zablok. UART
18
18
Procesory sygnałowe 1 / V-1
K2 19 November 2012
9
Co chcemy rozpoznać
Przerwania skąd i po co?
y
ródła i ich obsługa
Ważność procedur przerwań  priorytety
Przygotowanie przerwania - koncepcja
Przygotowanie procedury ISR
Powiązanie ISR z wektorem w tablicy / tablicach
Konfiguracja rejestrów procesora
Obsługa  kto za co odpowiada?
Utrudnienia w działaniu przerwań
Możliwości
19
19
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Na drodze do obsługi przerwania
y
ródła przerwań w procesorze
Rejestracja wystąpienia
Dostrze\
enie przerwania - warunki
Rozpoznanie tylko między cyklami procesora (Między rozkazami )
Wymagana aktywność systemu przerwań
Konieczny brak blokady indywidualnej / przyzwolenia indywidualne
Ocena wa\
ności przerwania  priorytety
Powiązanie zdarzenia z programem obsługi (ISR) wymaga
Stosu / stosów
Adresu wektora przerwania
Tablica wektorów przerwań
Warunki dobrego działania przerwania wymagają
Zachowanie stanu / dorobku przerwanego programu
Przygotowanej procedury obsługi zdarzenia - ISR
Odtworzenie stanu / dorobku przerwanego programu
20
20
Procesory sygnałowe 1 / V-1
K2 19 November 2012
10
Adresy
wektorów
przerwań
21
21
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Blokada systemu przerwań w ST1_55
ST1_55
enable: BCLR INTM ;INTM = 0, maska skas. - INT odblokowane
disable: BSET INTM ;INTM = 1, maska ustaw. - INT zablokowane
Nie wpływa na bity indywidualne bity indywidualne ENABLE w IERn
po RESET INTM=1 (INT disabled - zablokowane)
Uwaga! INTM to MASKA  blokuje przerwania gdy =1
IERn to bity ZEZWOLENIA  Enable, blokują gdy = 0
22
22
Procesory sygnałowe 1 / V-1
K2 19 November 2012
11
Tabela objaśnia sposób
tworzenia adresu wektora
przerwania wskazującego na
lokację w tablicy wektorów
przerwań
Rozpoznawanie przerwań
Zdarzenia/warunki niezbędne do rozpoznania przerwania?
Procesor
(IFRn) (IERn) (INTM)
 latch"  klucz"  DUŻY klucz"
0
INTx 0
2
1
0 1  54xx
2
1
1 0
rdzeń
0
INTy 0
1
Zewnętrzne sygnały muszą spełnić warunki czasowe
IFRbit musi zostać ustawiony na:  1 by zgłosić
IERnbit musi być ustawiony na:  1 (odblokowany)
INTM musi być ustawiony na:  0 (odblokowany)
23
23
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Co chcemy rozpoznać
Przerwania skąd i po co?
y
ródła i ich obsługa
Ważność procedur przerwań  priorytety
Przygotowanie przerwania - koncepcja
Przygotowanie procedury ISR
Powiązanie ISR z wektorem w tablicy / tablicach
Konfiguracja rejestrów procesora
Obsługa  kto za co odpowiada?
Utrudnienia w działaniu przerwań
Możliwości
24
24
Procesory sygnałowe 1 / V-1
K2 19 November 2012
12
Główne problemy (cd)
Przygotowanie do przerwania i jego elementy
Przerwania a RESET
Wiele tablic przerwań  więcej wariantów obsługi
Podział przerwań
Maskowalne / Niemaskowalne
Wewnętrzne / Zewnętrzne
Sprzętowe / Programowe
Główne INT dla DSP; DMA i Timery
Przerwanie a repetycje
25
25
Przerwanie jako mechanizm organizacji pracy
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Po podjęciu obsługi przerwania ...
działania CPU opis
1 INTM Blokada ogólna przerwań
PC[23-16], DBSTAT, ST0_55 TOSS
Rejestry na stosy po dekrementacji SP i SSP
PC[15-0], ST1_55, ST2_55 TOS
Vector(n) PC adres wektora przerwania  n do PC
0 IACK pin wyjście sygnału IACK na  0 (dla zewn. mask)
0 IFR (n) kasowanie bitu flagi przerwania  n
26
26
Procesory sygnałowe 1 / V-1
K2 19 November 2012
13
Stos
Definiowanie stosu:
File.ASM
1. Zadeklarować nieinicjalizowaną
sekcję odpowiedniego rozmiaru.
size .set 100h
2. Zainicjować wskaz
nik stosu (SP)
stack .usect "STK",size
by wskazał  szczyt stosu +1 :
.sect  code
0
MOV #stack+size,*(SP)
Uwaga na MMR!
stack
Linker_conf.CMD
size
MEMORY {
PAGE 1:
(SP)
Pam.Danych
STKRAM: org=3F00h len=0200h
3. Ulokować stos w pamięci
}
- Zaleca się w pamięci wewnętrznej
SECTIONS { SP wskazuje ostatnią zajętą
komórkę zatem dla;
STK :> STKRAM PAGE 1
} CALL: PC *--(SP)
RET: *(SP)++ PC
27
27
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Zachowanie i odtworzenie stanu procesora
[context save / context restore]  PSH / POP
Na stos / stosy Ze stosu / stosów
PSH src1, src2 POP dst1, dst2
PSH src POP dst
PSH src,Smem POP dst, Smem
PSH dbl(ACx) POP dbl(ACx)
PSH Smem POP Smem
PSH dbl(Lmem) POP dbl(Lmem)
PSHBOTH xsrc xsrc(0-15) *--(SP) POPBOTH xdst *(SP)++ xdst(0-15)
xsrc(16-31) *--(SSP) *(SSP)++ xdst(16-32)
Dla STOSÓW!! pamiętać o odwrotnej kolejności pobierania od kolejności zachowania!
19 November 2012 Procesory sygnałowe 1 / V-1
K2
14
Stos
Strategia context save  context restore
Zachowaj na stosie rejestry, których u\
ywa procedura ISR
Pamiętaj, \
e stos to pamięć LIFO  zatem pobieraj ze stosu w
odwrotnej kolejności do zachowywania
Jeśli chcesz dopuścić inne przerwania w trakcie ju\
obsługiwanego
przygotuj się do tego nie tylko przez odblokowanie przerwania!
W zagłębionym przerwaniu przestrzegaj wszystkich
prezentowanych wcześniej zasad
Wracając z procedury obsługi dobierz właściwy rozkaz powrotu 
z lub bez odblokowania przerwań
19 November 2012 Procesory sygnałowe 1 / V-1
29
29
K2
Zagłębianie przerwań
PSH ST1_55 Zachowaj stan rejestru IER
Odblokuj tylko przerwanie 2
BSET #2,IER0
odblokuj przerwania
BCLR #11,ST1_55
; może wejść
; zagłębiona ISR od INT0. . .
; uwaga na rejestry!!!
Zablokuj przerwania INTM =1
BSET #11,ST1_55
odtwórz stan rejestru IER
POP ST1_55
RETI
30
30
Procesory sygnałowe 1 / V-1
K2 19 November 2012
15
Rozkazy powrotu
Instrukcja Wykonanie Cykli
RET 5
RETI 5
RETCC cond 5
31
31
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Tablica wektorów  np. .sect  vectors
Każdy wektor ma zawsze
.sect  vectors
8 bajtów
RSV: B Reset
Wektory nie używane:
NOP
Debugowanie
NOP
NMV: Tu wstaw procedurę
IVn: B IVn
obsługi NMI
NOP
NOP
...
Praca
IV1: B ISR1
IVn: B Sygnał
???? NOP
NOP
NOP ???
NOP
IV2: B ISR2
IVn: RETI
???? NOP
NOP
NOP ???
NOP
...
19 November 2012 Procesory sygnałowe 1 / V-1
32
32
K2
16
Rejestry pod wpływem operacji H&W i S&W RESET
Rejestr Bity RESET sprzęt. Rozkaz RESET
BSA01 wszystkie 0 x
BSA23 wszystkie 0 x
BSA45 wszystkie 0 x
BSA67 wszystkie 0 x
DBIER0, DBIER1 wszystkie 0 x
IER0, IER1 wszystkie 0 x
IFR0, IFR1 wszystkie 0 0
IVPD, IVPH wszystkie 0xFFFF x
RPTC wszystkie 0 x
ST0_55, ST1_55 Rozmaicie Rozmaicie Jak dla H&W
ST2_55, ST3_55 Rozmaicie Rozmaicie Jak dla H&W
XAR0-XAR7, XSP [22-16] 0 x
T2, XXDP wszystkie 0 0
x  rejestr nie zmieniany
Dokładne dane w dokumencie swpu073e.pdf [C55xx_v3.x
33
33
rozdz. 5.5.
19 November 2012 CPU RefGuide] Procesory sygnałowe 1 / V-1
K22
K
Adres ISR z tablicy wektorów przerwań po
RESETsprzętowym
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Tworzenie
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 adresu
wektora
IVPD / IVPH
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0<--nr INT-> 0 0 0
0 0 0 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
<----- n = 0 ----->
po Reset sprzętowym
co 8-my
adresy
Po każdym innym INT
Numer wektora z
<--nr INT-->
x x x x x
sytemu przerwań
34
34
Procesory sygnałowe 1 / V-1
K2 19 November 2012
17
Kto, co i kiedy?  przygotowuje / uruchamia / wykonuje
Projektant
1. Przypisanie z
ródeł przerwań
2. Przygotowanie tabeli wektorów INT
3. Przygotowanie programów obsługi (ISR)
4. Odblok. INT indywidualnych
5. Odblok. Global INT
6. Dostrzeżenie sygnału
Procesor
C
7. Ustawienie Flag INT
P
TAK
8. INT Odblok.? skok do ISR
U
9. Częściowe CONTEXT SAVE / RESTORE
I
10. U. Context Save/ ISR /U. Context Restore
S
R
11. Return do przerwanego programu. Program
19 November 2012 Procesory sygnałowe 1 / V-1
K2
Adres ISR z tablicy wektorów przerwań po
rozkazie RESET  reset programowy!
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Tworzenie
x x x x x x x x x x x x x x x x adresu
wektora
IVPD /IVPH
23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
x x x x x x x x x x x x x x x x 0<--nr INT-> 0 0 0
0 0 0 0
<----- n = 0 ----->
Reset programowy  rozkaz RESET
co 8-my
adresy
Po każdym innym INT
Numer wektora z
<--nr INT-->
x x x x x
sytemu przerwań
36
36
Procesory sygnałowe 1 / V-1
K2 19 November 2012
18
PRZYGOTOWANIE
Wskazanie innego położenia
tablicy wektorów przerwań
Wymaga przygotowania IVPD i RESETu programowego
Uwaga! rozkaz RESET ustala stany wielu elementów tak jak
RESET-SPRZ
TOWY
By u\
ywać nowej tablicy wektorów przerwań w tych samych
warunkach realizowanego programu nale\
y zapamiętać stan
procesora by go odtworzyć w wymaganym zakresie po RESET
programowym
37
37
19 November 2012 Procesory sygnałowe 1 / V-1
K22
K
Przerwania programowe - rozkazy
INTR k
TRAP k
RESET
k: numer przerwania [nr] (patrz tablica )
INTR = TRAP +  1 INTM (blokada przerwań)
Rozkaz RESET działa jak RESET sprzętowy ale nie zmienia wielu
rejestrów w tym IVPD / IVPH, można zatem wcześniej przygotować
zawartość IVPD i odpowiadającą tej lokacji tablicę wektorów
38
38
19 November 2012 Procesory sygnałowe 1 / V-1
K22
K
19
Przebieg reakcji na s.przerwania
Gdy żądanie maskowalnego przerwania
Ustawienie odpowiadającego bitu IFRbit
Testowanie IERbit i INTM,
jeśli spełniony wystawia IACK=0
Jeśli nie, wraca do przerwanego programu
Jeśli spełniony INTM=1 i IFRbit=0
Procesor
PC[23-16], DBSTAT, ST0_55[15-9] => TOSS
Context
Save
PC[15-0], ST1_55, ST2_55 => TOS
Skok do procedury ISR i jej wykonanie z
uzupełniającym mContext S/R, kończone RETI
Procesor Contex Restore ( ze stosów odwrotnie niż wyżej)
Kontynuacja przerwanego programu
Gdy żądanie niemaskowalnego przerwania
Natychmiastowe potwierdzenie sygnałem IACK=0
Ustawia INTM=1 po NMI, RESET a INTRn -> IFRn=0
Context Store (na stosy) ... i jak wyżej ..
Dla przerwań  Time Critical
Praca w zależności od zgody na debugging
K2 19 November 2012 Procesory sygnałowe 1 / V-1
Program DANE Wielkość
Start Byte Start Word Obszar [Bajty]
Pamięć
0x00 0000 0x00 0000 MMR 192
0x00 00C0 0x00 0060 DARAM0 8K-192
0x00 2000 0x00 1000 DARAM1 7 x 8K
DARAM2 = 56K
INTERNAL
DARAM6
DARAM7
0x01 0000 0x00 8000 SARAM0 32 x 8K
SARAM1 = 256K
.
SARAM30
SARAM31
0x05 0000 0x02 8000 CE0 / CE1 7,687M
0x80 0000 0x40 0000 CE2 4M
0xC0 0000 0x60 0000 CE3 2M
EXTERNAL
0xE0 0000 0x70 0000 CE4 1M
0xF0 0000 0x78 0000 CE5 896K
0xFE 0000 0x7F 0000 SAROM0 32K
0xFE 8000 0x7F 4000 SAROM1 32K
Internal ROM
0xFF 0000 0x7F 8000 SAROM2 32K
0xFF 8000 0x7F C000 SAROM3 32K
40
40
Procesory sygnałowe 1 / V-1
K2 19 November 2012
20
41
41
Procesory sygnałowe 1 / V-1
K2 19 November 2012
Środowisko przerwań
42
42
Procesory sygnałowe 1 / V-1
K2 19 November 2012
21
Na co zwrócić szczególną uwagę
" Zestaw występujących peryferii w procesorze DSP  C55xx
" Praca z procesorem układów pamięci i we/wy
" Jakie z
ródła przerwań wewnętrznych występują w procesorze  C55xx?
" Jak można rozróżnić przerwania zgłaszane tą samą linią / sygnałem?
" Na czym polega koncepcja  przerwań programowych i jak jest realizowana
w praktyce?
" Co należy ustawić by umożliwić procesorowi reakcję na przerwanie?
" Jakie czynniki wpływają na opóz
nienie przerwania?
" Co to jest wektor przerwania?
" Jak tworzony jest adres wektora przerwania
" Co to jest i co odróżnia flagi przerwań, maskę przerwań i bity  Enable dla
przerwań
" ...
43
43
K22 19 November 2012 Procesory sygnałowe 1 / V-1
K
22