// DSCH 2.7a
// 2012-11-28 14:01:11
// C:\Users\Maciek\Desktop\rejestr8bitowy.sch

module rejestr8bitowy( b3,b2,b1,SAVE,b0,b4,b5,b6,
b7,a0,a1,a2,a3,a4,a5,a6,
a7,B3,B2,B1,B0,B4,B5,B6,
B7,A0,A1,A2,A3,A4,A5,A6,
A7);
input b3,b2,b1,SAVE,b0,b4,b5,b6;
input b7,a0,a1,a2,a3,a4,a5,a6;
input a7;
output B3,B2,B1,B0,B4,B5,B6,B7;
output A0,A1,A2,A3,A4,A5,A6,A7;
dreg #(12) dreg9(B6,w4,b6,vss,SAVE);
dreg #(12) dreg12(B4,w9,b4,vss,SAVE);
dreg #(12) dreg14(B5,w13,b5,vss,SAVE);
dreg #(12) dreg15(B3,w20,b3,vss,SAVE);
dreg #(12) dreg13(B2,w21,b2,vss,SAVE);
dreg #(12) dreg11(B0,w22,b0,vss,SAVE);
dreg #(12) dreg10(B1,w23,b1,vss,SAVE);
dreg #(12) dreg16(B7,w25,b7,vss,SAVE);
dreg #(12) dreg10(A1,w28,a1,vss,SAVE);
dreg #(12) dreg11(A0,w31,a0,vss,SAVE);
dreg #(12) dreg13(A2,w34,a2,vss,SAVE);
dreg #(12) dreg15(A3,w37,a3,vss,SAVE);
dreg #(12) dreg10(A5,w40,a5,vss,SAVE);
dreg #(12) dreg11(A4,w43,a4,vss,SAVE);
dreg #(12) dreg13(A6,w46,a6,vss,SAVE);
dreg #(12) dreg15(A7,w49,a7,vss,SAVE);
endmodule

// Simulation parameters in Verilog Format
always
#1000 b3=~b3;
#2000 b2=~b2;
#4000 b1=~b1;
#8000 SAVE=~SAVE;
#16000 b0=~b0;
#32000 b4=~b4;
#64000 b5=~b5;
#128000 b6=~b6;
#256000 b7=~b7;
#512000 a0=~a0;
#1024000 a1=~a1;
#2048000 a2=~a2;
#4096000 a3=~a3;
#8192000 a4=~a4;
#16384000 a5=~a5;
#32768000 a6=~a6;
#65536000 a7=~a7;

// Simulation parameters
// b3 CLK 10 10
// b2 CLK 20 20
// b1 CLK 40 40
// SAVE CLK 80 80
// b0 CLK 160 160
// b4 CLK 320 320
// b5 CLK 640 640
// b6 CLK 1280 1280
// b7 CLK 2560 2560
// a0 CLK 5120 5120
// a1 CLK 10240 10240
// a2 CLK 20480 20480
// a3 CLK 40960 40960
// a4 CLK 81920 81920
// a5 CLK 163840 163840
// a6 CLK 327680 327680
// a7 CLK 655360 655360