S P R Z 
T
JTAG - światowy standard
testowania i programowania
układów cyfrowych, część 1
Na początku lat 90. organizacja IEEE dułej skali integracji trudno jest dokładnie
Przedstawiamy pierwszy
(ang. Institute of Electrical and Electronic przetestowaĘ, ze wzgl�du na ograniczoną
w krajowej prasie technicznej, tak
Engineers-InstytutInłynier�w Elektryk�w mołliwośĘ wyprowadzenia na zewnątrz
szczeg�łowy opis standardu JTAG.
i Elektronik�w) przedstawiła nową norm� struktury dułej liczby punkt�w logicznych.
Standard ten nabiera coraz
standaryzującą spos�b testowania układ�w Do dokładnego sprawdzenia takich układ�w
wi�kszego znaczenia praktycznego,
scalonych. Nosi ona nazw� IEEE 1149.1 niezb�dne są specjalne przyrządy pomiaro-
gdył wi�kszośĘ aktualnie
�The Test Access Port and Boundary Scan we, kt�rych ceny (ze wzgl�du na specyfik�
produkowanych cyfrowych
Architecture�, co mołna przetłumaczyĘ działania) osiągają poziom setek tysi�cy, a
układ�w scalonych zawiera jako �Port dost�pu dla test�w i architek- nawet milion�w USD.
turatestowaniaściełkąkraw�dziową�. Nor- Alternatywą testowania �r�cznego� jest
w swoim wn�trzu elementy
ma ta dotyczy metody umołliwiającej JTAG - zamiast analizy setek lub tysi�cy
architektury JTAG. Dotyczy to
wprowadzanie i odczyt danych testowych punkt�w pomiarowych testowanego układu
zar�wno struktur PLD, jak
do dowolnego układu cyfrowego (wyko- wystarczy wpisaĘ poprzezzłączeszeregowe
i FPGA, mikroprocesor�w,
nanego zgodnie z normą JTAG) za pośred- JTAG (układy są łączone w ła�cuch) odpo-
mikrokontroler�w, a takłe
nictwem specjalnej ściełki testowej. Poj�- wiedni program testowy. Wyniki działania
układ�w serii 74.
cie�ściełkitestowej�odpowiada pewnemu tego programu analizuje komputer wypo-
W ciągu kilku najbliłszych lat
fizycznemu i logicznemu fragmentowi sałony w odpowiednie(lecztanie,ze wzgl�-
JTAG stanie si� zapewne wn�trza układu, wydzielonemu specjalnie du na uniwersalnośĘ)oprogramowanie. Wy-
do cel�w testowania i/lub programowania niki testu mołna otrzymaĘ po kilkunastu
powszechnie uznawanym
układu. sekundach lub co najwyłej kilku minutach
standardem, poniewał jego
działania programu! W przypadku wykry-
elastycznośĘ pozwala na
Do czego jest potrzebny cia bł�du wskazywany jest nie tylko uszko-
wykorzystanie go do
JTAG? dzony układ, lecz takłe jego wyprowadze-
programowania układ�w ISP
ZłołonośĘ wsp�łcześnie konstruowanych nie, co niezwykle upraszcza usuwanie uste-
(zwłaszcza struktur PLD
urządze� cyfrowych rośnie w ogromnym rek.
i mikrokontroler�w).
tempie. Milionytranzystor�wintegrowanych Jest to chyba wystarczający pow�d, aby
w strukturach układ�w scalonych tworzą uznaĘ JTAG za zjawisko przełomowe
bardzo rozbudowane struktury logiczne, w testowaniu układ�w programowalnych.
kt�rych sprawdzenie standardowymi meto-
dami testowymi (analiza sygnatur, kontrola Powstanie standardu
reakcji urządzenia na wymuszone pobudze- Idea standardu JTAG powstała w 1985
nia logiczne) wymaga ogromnej wiedzy od roku, kiedy to Frans Beenker, pracownik
inłynier�w, dułego doświadczenia, zabiera Philips Research Laboratories opublikował
bardzo duło czasu i nie daje zbyt dułej artykuł, w kt�rym wyraził potrzeb� opraco-
pewności co do otrzymanych wynik�w. Co wanialepszego,szybszego, w wi�kszymstop-
wi�cej, wsp�łczesne procesory i układy PLD niu opartego na strukturalnym podejściu
sposobu testowania złołonych układ�w cyf-
rowych. Wyraził zdecydowane przekonanie,
łeto właśnie natechnik�testowaniaściełką
kraw�dziową padnie wyb�r,gdył umołliwia
rozwiązanie wielu wsp�łczesnych i przy-
szłych problem�w związanych z przeprowa-
dzaniem test�w.
Wkr�tce po pojawieniu si� artykułu Be-
enkera,grupaeuropejskich producent�w po-
parła szybkie utworzenie standardu opisu-
jącegospos�b naprawyi testowania układ�w
cyfrowych. W wynikutych działa� powstała
organizacjaJoint European Test Action Group
(JETAG - w wolnym przekładzie �Połączona
europejska grupa na rzecz opracowania tes-
tu�). Wkr�tce dołączyły do niej firmy ame-
ryka�skie, tworząc Joint Test Action Group
(JTAG).
Pierwsza wersja standardu JTAG zapropo-
nowana została w roku 1986 przez Been-
kera, Chantal Vivier (Bull Systems) i Colina
Maundera (British Telcom Research Labs).
P��niej pojawiły si� nast�pne propozycje.
W roku 1988 wersja 2.0 standardu JTAG
została przedłołona IEEE jako propozycja
Rys. 1.
mi�dzynarodowego standardu. Organizacja
Elektronika Praktyczna 1/98
75
S P R Z 
T
Rys. 2.
IEEE przyj�ła go w dniu 15 lutego 1990,
nadając mu numer 1149.1i nazw��The Test
Access Port and Boundary Scan Architec-
ture�.
Jak są testowane układy?
Testowanie przy pomocy ściełki kraw�-
dziowej nie wymaga fizycznego dost�pu do
kałdego wyprowadzenia układu scalonego,
aby przeprowadziĘ test lub zlokalizowaĘ
uszkodzenie. Układ scalony, zgodny z tym
standardem, posiada w swoim wn�trzu ze-
staw bramek logicznych tworzących specjal-
Rys. 4.
ny ła�cuch. Bramki te ulokowane są mi�dzy
wyprowadzeniami układu a jego wewn�t-
rznymi układami logicznymi - stąd nazwa wyprowadzeniesygnałutestowegoz wyjścio- prowadziĘ. Wejście zegarowe jest wykorzys-
�testowanie kraw�dziowe�. wych kom�rek BSC jednego układu i analiz� tywane do wprowadzenia do przerzutnika
Podstawowa architektura ściełki kraw�- sygnału pojawiającego si� na wejściu kom�- D danych obecnych na linii Wejście szere-
dziowej przedstawiona została na rys.1. rek BSC wsp�łpracującego układu scalonego. gowe. W przedstawianym przykładzie lini�
Prostokąty ulokowane mi�dzy wyprowa- Taki spos�b testowania pozwala uniknąĘ Wejście szeregowe na rys.1 stanowi linia
dzeniami układu i logiką wewn�trzną no- wielu problem�w związanych z fizycznym Wejście danych testowych. Poniewał linie
szą nazw� kom�rek ściełki kraw�dziowej dost�pem do wyprowadze� układ�w. sterowania kom�rek BSC są połączone r�w-
(ang. Boundary Scan Cells - BSC). Kom�r- Kom�rka BSC nolegle, kolejne impulsy zegarowe b�dą po-
ki te są połączone w taki spos�b, by Kom�rka BSC stanowi podstawowy ele- wodowaĘ przesuwanie danych z kom�rki
powstała ściełka mi�dzy wejściem (TDI) ment umołliwiający testowanie kraw�dzio- BSC do kom�rki o niłszym numerze w ła�-
i wyjściem danych testowych układu we. Schemat takiej kom�rki przedstawia cuchu kom�rek BSC. Istnieje takłe mołli-
(TDO). rys.2. Jak z niego wynika, zawiera ona prze- wośĘ zapami�tania danych wyst�pujących
Podczas normalnej pracy sygnały wejścio- rzutnik D typu zatrzask oraz bufory tr�jsta- na wejściach kom�rek BSC. Jeśli do układu
we i wyjściowe są przekazywane od stan- nowe. Bufory sterowane są sygnałami przez BSC zostaną wprowadzone takie dane lub
dardowych wejśĘ do standardowych wyjśĘ port dost�pu testowego (TAP), kt�rego dzia- danetestowezostanąz niego wyprowadzone
układu. W trybie testowania kraw�dziowego łanie zostanie bardziej szczeg�łowo om�- lub do� wprowadzone, m�wi si�, łe układ
kom�rki BSC są sterowane w taki spos�b, wione dalej. BSC jest w trybie Sample (pr�bkowania) lub
łe z wejścia TDI mołna wprowadziĘ do Oczywiście, struktura typowej kom�rki Preload (ładowania danych).
układ�w wewn�trznych dane testowe przez BSC jest zazwyczaj daleko bardziej złołona
dowolną z kom�rek BSC, znajdującą si� od nił wynikałoby to z rys. 2. Jest tak dlatego, Kom�rki BSC - tryb pracy
strony wejścia. Wejścia TCK i TMS umoł- łe wyprowadzenia układ�w scalonych mogą podczas test�w
liwiają r�wnoległe sterowanie kom�rkami byĘ dwukierunkowe,tr�jstanoweitd.Ilustra- Omawiając tryb testowy trzeba zdawaĘ
BSC. Sygnały wyjściowe logiki wewn�trznej cja ta ma jedynie ułatwiĘ Czytelnikowi zro- sobie przede wszystkim spraw� z tego, łe
zostają nast�pnie wyprowadzone przez od- zumienie idei i sposobu wykorzystania ko- linie sterujące wszystkich kom�rek są po-
powiednie kom�rki BSC na wyjście TDO. m�rki BSC. łączone r�wnolegle. Innymi słowy, podanie
Taka metoda jest przydatna do testowania impulsu zegarowego na jedną z kom�rek
wewn�trznych układ�w logicznych elemen- Kom�rki BSC - normalny BSC jest r�wnowałne podaniu go na wszys-
tu scalonego. tryb pracy tkie kom�rki, kt�re mogą byĘ albo w trybie
Zewn�trzne testowanie połącze� układ- Dla cel�w niniejszej dyskusji zał�łmy, łe testowym, albo w trybie zwykłym. Pami�-
ściełka,znajdowanie niesprawnych połącze� rys. 2 przedstawiaschemat dowolnej kom�r- tając o tym, mołna wyobraziĘ sobie nast�-
lutowanych lub uszkodze� sąsiadujących ki BSC z rys.1. Podczas normalnej pracy pujące działanie układu.
układ�w scalonych jest dokonywane przez układu dane pochodzące z wewn�trznych Dane szeregowe są wprowadzane przez
układ�wsą podawane nalini� DATAINPUT wejście Szeregowe wejście danych do ko-
kom�rki. Stan linii sterującej TEST/NOR- m�rek BSC o numerach 6, 5 i 4 podczas
MAL jest niski, natomiast linii sterującej zwykłej pracy układu. Na lini� sterującą
SHIFT/LOAD- wysoki. Takie warunki umoł- Wyb�r trybu testowego jest podawany na-
liwiają niezakł�coną transmisj� danych do st�pnie stan wysoki. Powoduje to, łe dane
wyjścia DATA OUT. Cały układ scalony wprowadzone do kom�rek 6, 5 i 4 podawa-
funkcjonuje tak, jakby kom�rki BSC nie ne są na wewn�trzne układy przez linie
istniały. Wyjście danych. Nast�pniestanlinii Przesu�/
Podczas gdy układ scalony realizuje swe Ładuj zostanie zmieniony na niski, co spo-
zwykłe funkcje, do kom�rki BSC mołna woduje podaniesygnał�w wyjściowych ukła-
wprowadziĘ dane testowe lub je z niej wy- d�w wewn�trznych na wejścia D przerzut-
Rys. 3.
Elektronika Praktyczna 1/98
76
S P R Z 
T
dzono na wejściu kom�rki 6 jest niepra-
widłowa, poniewał wejście tej kom�rki
zostało zwarte z wejściem kom�rki 5. Lo-
giczne "0" na wejściu kom�rki 8 oznacza,
łe wejście to zostało zwarte z masą. Na-
st�pnie na wejście kom�rek BSC jest po-
dawana sekwencja testowa o postaci xxxx
010x xxxx xxxx. Wykonanie funkcji EX-
TEST pozwala stwierdziĘ, łe sekwencja na
wejściach drugiego układu ma postaĘ xxxx
xxxx 0x11 xxxx. Kr�tka analiza pozwala
znale�Ę rozstrzygni�cie: połączenie kom�-
rek 10 i 8 jest zwarte z masą, natomiast
połączenia kom�rek 5, 6, 11 i 12 zostały
zwarte ze sobą.
Organizacja układ�w BSC
i kontroler TAP
Po przyjrzeniu si� podstawom koncepcji
testowania kraw�dziowego, kolejnym kro-
kiemjest poznanieorganizacji układ�w BSC.
Rys. 5.
Schemat architektury układ�w BSC, zgodny
z normą IEEE 1149.1, przedstawiono na rys.
nik�w kom�rek BSC 1, 2 i 3. Impuls zega- wykorzystując funkcje SAMPLE/PRELOAD 5.
rowy powoduje zapisanie tych sygnał�w i EXTEST: do kom�rek BSC przy pomocy Zawiera ona trzy podstawowe bloki fun-
w przerzutnikach kom�rek. Z kolei na linii funkcji SAMPLE/PRELOAD ładowana jest kcjonalne:
Przesu�/Ładuj ponownie pojawia si� stan 1, sekwencja testowa o postaci xxxx 101x - Kontroler TAP: jest to 16-stanowy auto-
a nalinii Wyb�rtrybutestowegostan0. Trzy xxxx xxxx (x - stan nieistotny). Po uru- mat, zrealizowany z ułyciem mikrokon-
kolejne impulsy zegarowe powodują wypro- chomieniu funkcji EXTEST na wyjściach trolera, reagujący na sygnały podawane
wadzenie informacji zawartej w kom�rkach, kom�rek BSC 11 i 10 pojawiają si� "1" na Test Access Port i generujący podsta-
a wi�c informacji pobranej z wyjśĘ układ�w logiczne, natomiast na wyjściu kom�rki wowe sygnały zegarowe i sterujące dla
wewn�trznych. BSC 11 - logiczne "0". Funkcja EXTEST pozostałych blok�w funkcjonalnych.
Mechanizm ten dobrze ilustruje nast�pu- zbiera nast�pnie dane doprowadzone do - Rejestrinstrukcji:jesttoszeregowyrejestr
jący przykład - układ scalony z rys. 1 za- wejśĘ kom�rek 5, 6 i 7 drugiego układu. FIFO, do kt�rego ładowany jest kod po-
wiera trzy inwertery, kt�rych wejścia i wyj- Dane te są nast�pnie analizowane. Wyjścio- lecenia BSC. Kod ten wskazuje kontro-
ścia znajdują si� odpowiednio po lewej wa sekwencja testowa powinna mieĘ postaĘ lerowi TAP, jaki test naleły przeprowa-
i prawejstronieschematu.Jeśli przez wejście xxxx xxxx 1x01 xxxxx, ale z zebranych dziĘ.
TDI wprowadzona zostanie sekwencja danych wynika, łe jest to xxxx xxxx 0x11 - Rejestry danych testowych: są to takłe
101xxx (sekwencja wprowadzana jest po- xxxx. Logiczna "1", kt�rej obecnośĘ stwier- szeregowe rejestry FIFO. Rejestr ten za-
czynając od LSB, x -stany nieistotne) przed-
stawiona na rys. 3, to na wejściach dolnego
i g�rnegoinwertera pojawiąsi�"1"logiczne,
natomiast na wejściu środkowego - "0" lo-
giczne.
Po wygenerowaniu przez układ TAP
sekwencjitestowania, w kom�rkach BSC 1,
2 i 3 znajdą si� uzupełnienia stan�w po-
przednio wprowadzonych do kom�rek 4,
5 i 6. Jeśli układy wewn�trzne dokonały
poprawnej operacji, po odpowiednich syg-
nałach sterujących z układu TAP sekwen-
cja wyjściowa b�dzie miała postaĘ xxx010
(bit LSB sekwencji wyprowadzany jest
pierwszy,x-stany nieistotne).Jakakolwiek
inna sekwencja oznacza, łe układ nie dzia-
ła prawidłowo. Zgodnie z normą IEEE
1149.1 taka funkcja testowa nosi nazw�
INTEST.
Inny, przydatny rodzaj testu, kt�ry moł-
na przeprowadziĘ wykorzystując układy
BSC, nosi nazw� EXTEST. Wykorzystywa-
ny jest do testowania zewn�trznych połą-
cze� mi�dzy układami wyposałonymi
w BSC. Test ten polega na załadowaniu do
kom�reksekwencjii sprawdzeniuczy w po-
łączeniach mi�dzy układami nie ma zwarĘ
ani rozwarĘ.
Na rys. 4 przedstawiono dwa połączone
ze sobą układy wyposałone w ściełk� BSC.
Dwaz połącze� zostały zwarte kroplącyny,
a trzecie jest zwarte do masy. Są to przy-
padki cz�sto spotykane w procesie produk-
cji i przy usuwaniu usterek układ�w. Oto
jak system BSC mołe wykryĘ te bł�dy,
Rys. 6.
Elektronika Praktyczna 1/98
77
S P R Z 
T
wiera wszystkie połączone ła�cuchowo
kom�rki BSC. Pozostałe rejestry z tej gru-
py to Rejestr obejściowy oraz Rejestr
identyfikacji układu.
Trzy wyłej wymienione bloki wsp�łpra-
cują ze światem zewn�trznym za pośrednic-
twemczterech(ewentualnie pi�ciu)linii we/
wy. Są to: sygnał zegarowy (TCK), sygnał
wyboru trybu pracy (TMS), testowe dane
wejściowe (TDI), testowe dane wyjściowe
(TDO) oraz - opcjonalnie - zerowanie testu
(TRST).
Oto skr�cony opis poszczeg�lnych syg-
nał�w:
- Sygnał zegarowy (TCK), taktujący kon-
troler TAP, jest całkowicie niezalełny
od wszystkich innych sygnał�w zega-
rowych, kt�re mogą byĘ doprowadzane
do układ�w wewn�trznych układuzgod-
nego z normą IEEE 1149.1. Zbocze na-
rastające TCK inicjuje ładowanie infor-
macji znajdujących si� na wejściach
TMS i TDI, natomiast zbocze opadające
powoduje wyprowadzenie informacji na
wyjście TDO. Inaczej m�wiąc, dane są
wprowadzane do kom�rek BSC zbo-
czem narastającym sygnału TCK, wy-
prowadzane zaś zboczem opadającym
tego sygnału.
Rys. 7.
- Sygnał selekcji trybu testowego (TMS) -
na wejścietojest podawanasekwencjazer Kontroler TAP trzeba przeprowadzenia testu, na wejścia
i jedynek, wprowadzana nast�pnie dokon- Kontroler TAP jest, jak juł wcześniej TMS i TCK jest podawana sekwencja powo-
trolera TAP. Na podstawie sekwencji kon- wspomniano,16-stanowymautomatemsko�- dująca przejście kontrolera TAP przez po-
troler przyjmuje jeden z 16 stan�w, i ge- czonym (ma określone wszystkie mołliwe łądane stany.
neruje odpowiadające temu stanowi syg- stany), kt�ry działa zgodnie ze schematem Stany blok�w odnoszących si� do rejes-
nały taktujące i sterujące wszystkie pozo- przedstawionym na rys. 6. Stany, kt�rych tr�w danych (DR) lub rejestru instrukcji (IR)
stałe cz�ści układu BSC. nazwy zawierają znaki �-DR� dotyczą ope- są takie same. Pierwsza operacja po wejściu
- Wejście danych testowych (TDI): jest to racji na rejestrach danych. Oznacza to, łe do dowolnegoz tych blok�wtozaładowanie
szeregowe wejście danych, kt�rymi mogą kontroler dokonuje pewnej operacji, okreś- informacji. W stanie Capture-DR kontroler
byĘ instrukcje lub informacje przeznaczo- lonej przez zawartośĘ rejestru instrukcji, na dokonuje załadowania danych do wybranej
na do załadowania do układ�w BSC. jednym z rejestr�w danych. Stany, kt�rych ściełki danych. Jeśli wybranym rejestrem
Wprowadzanie odbywa si� poczynając od nazwy zawierają znaki �-IR� dotyczą ope- jest rejestr BSR, wprowadzane są do niego
LSB. Liczba wprowadzanych bit�w jest racji na rejestrze instrukcji. stany wejśĘ danych układu. W stanie Cap-
zalełna od liczby kom�rek BSC oraz kodu Warunek logiczny podany obok nazwy ture-IR kontroler dokonuje wprowadzenia
wprowadzanej instrukcji. Dane są zatrzas- stanu ("1" lub "0") wskazuje, jaką wartośĘ stanu układ�w ściełki kraw�dziowej do re-
kiwane w rejestrze zboczem narastającym musi mieĘlinia TMS w momencie wystąpie- jestru instrukcji.
TCK. nia nast�pnegozbocza narastającegosygnału Ze stanu Capture kontroler TAP przecho-
- Wyjście danych testowych (TDO): jest to TCK, by doszło do przejścia do nast�pnego dzi do stanu Shift (Przesuwanie) lub Exit1
szeregowe wyjście danych, na kt�re kon- stanu automatu. Cykl taktowania kontrolera (Wyjście 1). Na og�ł stan Shift nast�puje po
troler TAP wyprowadza wyniki testowa- TAP obejmujeczas od pojawieniasi�zbocza stanie Capture i dane testowe lub informacja
nia lub instrukcj�. Dane taktowane są narastającego TCK do zbocza opadającego o statusie mogą byĘ wyprowadzone na ze-
zboczem opadającym sygnału TCK, a ich tego sygnału. wnątrz celem analizy, a nowe dane wprowa-
sekwencj� rozpoczyna LSB. Jeśli nie jest Diagramstan�wzawierasześĘstan�wsta- dzone do układu. Po przeprowadzeniu ope-
dokonywana operacja wyprowadzania da- bilnych: Test-Logic-Reset (zerowanie testo- racji właściwych stanowi Shift, kontroler
nych, wyjścietojest wprowadzane w stan wych układ�w logicznych), Run-Test/Idle przez stany Exit1i Update powraca do stanu
wysokiej impedancji. (Test/Oczekiwanie), Shift-DR (przesuni�cie Run-Test/Idlelub przezstan Exit1przechodzi
- Wejście zerowania testu (TRST, opcjo- zawartościrejestru danych), Pause-DR, Shift- do stanu Pause. W stanie Pause zatrzymano
nalne): norma IEEE 1149.1 stawia wy- IR (przesuni�cie zawartości rejestru instruk- przesuwanieinformacji przezrejestry danych
maganie, by układ z nią zgodny był cji), Pause-IR. Naleły zwr�ciĘ uwag� na to, lub instrukcji, w celu przeprowadzenia innej
inicjalizowany przez wprowadzenie łe gdy na linii TMS panuje stan wysoki, wymaganej operacji, np. ładowania pami�ci
w konkretny stan. Jest to stan Test Logic mołliwy jest tylko jeden stan stabilny - jest buforowej testera. Przesuwanie mołe byĘ
Reset State(stan wyzerowanialogicznych to stan Test-Logic-Reset. Oznacza to, łe jeśli nast�pnie ponownie zainicjowane po prze-
układ�w testujących). Stan ten mołna na linii TMS panuje stan wysoki, wyzero- jściuzestanu Pause dostanu Shift przezstan
wymusiĘ podając na wejście TCK pi�Ę wanie układ�wściełkikraw�dziowej nastąpi Exit2lubzaniechane przez przejście dostanu
impuls�w zegarowych i utrzymując na po podaniu pi�ciu impuls�w TCK. Run-Test/Idle przez stany Exit2 i Update.
wejściu TMS stan wysoki. Jednak norma Po włączeniu zasilania lub podczas nor-
przewiduje takłe mołliwośĘ wyzerowa- malnej pracy układu scalonego kontroler Rejestry wymagane przez
nia układ�w niezalełnie od stanu wejśĘ TAP jest wprowadzany w stan wyzerowania standard
TCK i TMS. Mołna to zrealizowaĘ do- przez podanie 1 na lini� TMS oraz pi�ciu Norma IEEE 1149.1 narzuca obecnośĘ
dając obw�d zerowania układ�w testu- impuls�w na lini� TCK. Nast�pnie kontroler kilku rejestr�w, a kilka innych proponuje
jących po włączeniu zasilania. Inna moł- generuje sygnał, kt�ry wprowadza układy jako opcjonalne:Instruction Register(Rejestr
liwośĘ to uzupełnienie układu o wejście ściełki kraw�dziowej w stan umołliwiający instrukcji), Boundary Scan Register (Rejestr
TRST. normalną prac� układu. Gdy powstaje po- ściełki kraw�dziowej), Bypass Register (Re-
Elektronika Praktyczna 1/98
78
S P R Z 
T
jestr obejścia)i DeviceIndentification Regis- b�dzie zawieraĘ tylko 10 bit�w (8 w środ- ściełki kraw�dziowej mi�dzy linie TDI
ter (Rejestr identyfikacji układu). kowym i po 2 w układach zewn�trznych), i TDO. Dane zawarte w rejestrze są wypro-
Instruction Register (obowiązkowy) za- a nie 24. Czas testowania staje si� dzi�ki wadzane na fizyczne wyprowadzenia ukła-
wiera adresy i sygnały, sterujące niezb�dne temu o 58% kr�tszy. Problem nabiera in- duscalonego,ewentualniezewn�trzne dane
do włączenia wybranego rejestru danych nego wymiaru w przypadku procesora Pen- testowe są wprowadzane do rejestru. Kod
w ściełk� testową. Kontroler TAP dokonuje tium, kt�rego ściełka kraw�dziowa zawiera instrukcji EXTEST składa si� z samych zer.
operacji natymrejestrzeznajdującsi� w do- około 170 kom�rek. Rejestr Bypass jest
wolnym ze stan�w IR. wybierany, gdy w Rejestrze instrukcji znaj- Tylko testowanie?
Instruction Register zawiera rejestr prze- dują si� same jedynki. Po przeczytaniu tego artykułu mołna od-
suwny FIFOi rejestrinstrukcjitypuzatrzask. Rejestridentyfikacji układu(opcjonalny) nieśĘ wrałenie, łe JTAG jest wysokospecja-
Jeśli kontroler otrzymuje sygnał Reset, usta- zawiera informacj� o producencie układu, lizowanym interfejsem słułącym tylko do
wia w rejestrze instrukcji stany �1�. Wymu- numerze układu, jego wersji i inne dane testowania układ�w cyfrowych. Pierwotnie
sza to na układach ściełki kraw�dziowej dotyczące układu. Po zaadresowaniu zawar- rzeczywiście tak było.
normalny tryb pracy i włącza Bypass Re- tośĘ tego rejestru mołe oczywiście byĘ wy- W chwili obecnej JTAG jest wykorzysty-
gister (lub Device Indentification Register) prowadzona na zewnątrz układu. Jest to wany takłe do programowania układ�w
mi�dzy wejście TDI i wyjście TDO. Układ bardzo przydatne dlastwierdzeniaczy w da- programowanych w systemie ISP. Od dłuł-
zgodny z normą IEEE 1149.1 posiada dwa nym gnie�dzie karty znajduje si� właściwy szego czasu dost�pne są programowane
rejestry danych. Sąto Bypass Registeri Boun- układ. w systemie programowalne struktury logicz-
dary Scan Register. Opcjonalny jest trzeci ne (FPGA i CPLD), a takłe coraz wi�ksza
rejestr o nazwie Device Indentification Re- Instrukcje standardu liczba procesor�w i mikrokontroler�w, kt�-
gister. Rejestry te włączane są mi�dzy we- Norma IEEE 1149.1 wymienia dziewi�Ę re mogą programowaĘsi�same,bezkoniecz-
jście TDI a wyjście TDO. instrukcji wykorzystywanych przez kontro- ności stosowania dodatkowych, cz�sto dro-
RejestrInstrukcji podajeadres umołliwia- ler TAP, z kt�rych trzy winny byĘ zaim- gich narz�dzi.
jący dost�p do jednego z rejestr�w danych, plementowane w układzie, a pozostałych Ze wzgl�du narosnąceznaczenie narynku
gdy kontroler TAP znajduje si� w stanie sześĘ jest opcjonalnych. Trzy pierwsze to elektroniki nowoczesnych struktur logicz-
skanowania rejestr�w danych. Na podstawie instrukcje: BYPASS, SAMPLE/PRELOAD nych ISP, coraz wi�kszego znaczenia b�dzie
sygnału sterującego z kontrolera TAP jest i EXTEST. Instrukcje opcjonalne to: IN- nabierało maksymalne ułatwienieich progra-
dokonywana selekcja wyjścia rejestru da- TEST, RUN-BIST, CLAMP, HIGHZ, IDCODE mowania. Tak wi�c, dzi�kiinterfejsowiJTAG
nych, kt�re zostanie dołączone do wyjścia i USERCODE. Dokładniej przedstawione zo- nie trzeba b�dzie juł wkr�tce kupowaĘ spe-
TDO. Selekcja jednej z linii rejestr�w da- staną tylko instrukcje wymagane przez nor- cjalizowanego programatora (cz�sto z szere-
nych oznacza, łe wszystkie inne linie po- m�. giem przystawek). Co wi�cej - po zmonto-
zostają w swych dotychczasowych stanach. Instrukcja BYPASS pozwala układowi waniu urządzenia składającego si� z wielu
Rejestr Boundary Scan Register zawiera funkcjonowaĘ normalniei włączarejestr BY- układ�w ISP z wbudowanym interfejsem
kom�rki zorganizowane w ściełk� wok�ł PASS mi�dzylinie TDI i TDO. Danetestowe JTAG(ichtypi mołliwościsą bezznaczenia)
wejśĘ i wyjśĘ funkcjonalnej cz�ści układu są przekazywane przez układ nie wpływając mołna je zaprogramowaĘ jednocześnie, co
scalonego. na jego działanie. Kod tej instrukcji składa znacznie skraca czas produkcji!
Bypass Register (obowiązkowy) zawiera si� z samych jedynek. Piotr Zbysiński, AVT
tylko 1 bit. Po otrzymaniu sygnału zezwo- Instrukcja SAMPLE/PRELOAD pozwala
lenia rejestr ten tworzy jednobitowe połą- układowi funkcjonowaĘ normalnie i włącza Artykuł napisano w oparciu o materia-
czenie mi�dzy TDI i TDO. Rejestr ten po- Rejestr ściełki kraw�dziowej mi�dzy linie ły firm:
zwala na omini�cie ściełki kraw�dziowej TDI i TDO. Instrukcja ta umołliwia zanali- - Altera (JTAG standard on FLEX devices),
układ�w, kt�re nie są obj�te danym testem. zowanie zawartości tego rejestru po wpro- - Intel (JTAG interface in Pentium testing),
Zał�łmy, łe mamy do czynienia z ukła- wadzeniu kontrolera TAP w stan przegląda- - Texas Instruments (JTAG Support),
dami scalonymi połączonymi jak na rys. 7a. nia danych. Instrukcja ta jest wykorzysty- - Xilinx (CPLD Data Book 1997).
Jeśli wszystkie kom�rki ściełki kraw�dzio- wana takłe do załadowania danych testo-
wejzostaną uaktywnione,cała długośĘścieł- wych do rejestru Boundary Scan Register Literatura dodatkowa:
ki wyniesie 24 bity. Jeśli jednak testowi przed wykonaniem polecenia EXTEST. Kod 1. �The Test Access Port & Boundary Scan
powinien zostaĘ poddany tylko układ znaj- instrukcji SAMPLE/PRELOAD określony jest Architecture� M. Maunderi RodhamE.Tul-
dujący si� w środku, naleły tak skonfigu- przez producenta układui podany w danych losa (IEEE Computer Society Press 1996).
rowaĘ ściełk� testu, by pierwszy i ostatni technicznych. 2. �Standard Access Test Portand Boundary
układ scalony wprowadzały do tej ściełki Instrukcja EXTEST wprowadza układ Scan Architecture�, IEEE Std 1149.1
tylko jeden bit (rys. 7b). W efekcie ściełka w tryb testu zewn�trznego i włącza Rejestr (1994).
Elektronika Praktyczna 1/98
79